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[作业已审核] DDR3 4片顶底对贴作业 弟子计划——孔维谦

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发表于 2019-5-21 18:24:21 | 显示全部楼层 |阅读模式
使用AD19   1.1.1 版本  利用Xsignal进行等长。
1. DDR3  采用T型拓扑结构顶底对贴2. 数据类组内等长误差25mil , 地址类组内等长误差50mil,组与组之间等长误差100mil。
3. CPU到DDR间距在640mil左右。
4. 过孔采用8/16mil  线宽5.5mil   过孔与走线、过孔最小间距4.5mil   线与线间距6mil
5. 层叠为8层 两层GND 、一层POWER、5层走线。差分类组内误差1mil。一共4组地址差分类4组数据差分类。
6.需要注意区分地址类与数据类的分组。 bug分享  当在进行差分等长走线的时候出现崩溃无法进行第二次差分走线需要把关闭软件并按提示进行保存为copy。第二次打开时 使用copy文件即可。
二次修改日期:2019.5.24.16:10
core_ddr3_4pcs_ pwr05.png
core_ddr3_4pcs_art03.jpg
core_ddr3_4pcs_art04.jpg
core_ddr3_4pcs_art06.jpg
core_ddr3_4pcs_bottom.jpg
core_ddr3_4pcs_top.jpg

Copy of 7DDR3 X4.PcbDoc

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发表于 2019-5-27 15:29:46 | 显示全部楼层
差分等长 不能这么做,具体可以看下 差分的规范要求
-08:00C353联盟网7004.png
PCB差分线规范/差分等长规范
https://www.pcbbar.com/forum.php ... 10729&fromuid=2
(出处: PCB联盟网)


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发表于 2019-5-27 15:30:49 | 显示全部楼层
VREF不能再电源层进行分割  破坏了 平面完整性,可以在信号层进行处理
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发表于 2019-5-27 15:31:50 | 显示全部楼层
数据线 和地址线 控制线之间尽量满足3W或者尽量进行和包地处理
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发表于 2019-5-27 15:33:03 | 显示全部楼层
请检查 不要出现任意角度的走线
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发表于 2019-5-27 15:36:20 | 显示全部楼层
其他没有问题了   可以进入下一个模块的学习
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