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[作业已审核] 弟子计划-陈楠-DDR2 第二次提交

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nanguadewuyu

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发表于 2019-7-5 16:06:41 | 显示全部楼层 |阅读模式

工业和信息化部教育与考试中心-电子工程师证书（PCB设计、硬件设计、嵌入式设计），认证报考通道→→点击立即报名

修改的地方：1.地址时钟控制组里的时钟差分线，单独分成一个CLK的xsignals组,四根差分线等长误差设置为100mil（+-50mil）；

2.对铜皮就行优化，删除了蛇形线里的细长铺铜。
请老师审核。

弟子计划DDR 陈楠 2019.7.5.PcbDoc

5.58 MB, 下载次数: 9, 下载积分: 联盟币 -5

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Kivy

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元始天尊

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发表于 2019-7-6 10:30:30 | 显示全部楼层

-08:00C145联盟网3769.png

对于一些狭长的铜皮要么删除要么连接上会好点

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Kivy

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元始天尊

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发表于 2019-7-6 10:34:35 | 显示全部楼层

-08:00C148联盟网5462.png

DRC方面是否有检查到位

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Kivy

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元始天尊

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发表于 2019-7-6 10:35:15 | 显示全部楼层

其他没问题了继续下一个作业吧周一给你发送

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nanguadewuyu

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发表于 2019-7-6 14:53:29 | 显示全部楼层

郑振宇_Kivy 发表于 2019-7-6 10:35
其他没问题了继续下一个作业吧周一给你发送

好的谢谢老师。

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