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高速差分过孔特性研究

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发表于 2020-4-17 15:21:13 | 显示全部楼层 |阅读模式
一博科技自媒体高速先生原创文 | 黄刚 8 |% S; m. e( ]; z* v2 T* Q; J7 S2 S
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对于SI工程师而言,没有什么事情比把PCB结构的仿真结果和测试结果拟合上更令他们感到开心的了。因为能做到这一步,说明了仿真的可靠性,进而可以通过仿真解决大部分的问题,这可谓是PCB行业的一大福音。
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7 M1 x$ H# H: g这也是我们高速先生一直以来的梦想,仿测拟合,虽然只是很简单的四个字,但是需要包含的理论知识,软件使用以及测试方法却需要很长时间的积累。高速先生也在这方面一直在做深入的研究,发现这的确是一个苦差事。刚好今年的文章中就有一篇讲得比较透彻的仿真测试拟合的案例,下面我们一起来看看。
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题目有点长,但是也很容易理解,讲的就是对差分过孔的分析,分析的方法就是通过仿真和测试进行拟合。; p* A' d2 r) Q2 N; D4 R) d

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大家可能觉得无非就是一对过孔嘛,会3D仿真的人不用半天就能把它建模出来,测试嘛,投一块测试板,然后把这对孔做上去,通过网络分析仪一测不就OK了吗。恩,总体思路的确是这样,但是随着文章的深入你会发现就有一些因素实际上很难去把控。
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文章的开场白,首先是对过孔的特性进行一番介绍,例如过孔的危害是怎么样的,会影响阻抗啦,会减缓上升时间之类。( P$ }/ g2 J( M! R$ H

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8 ~5 _' i1 m  h: j! T然后给出的总体思路与大家的不谋而合,你会发现除了我们上面说到的那几个核心步骤之外,还多了一些有的朋友可能没听过的步骤,例如de-skew、de-embedding等等,这都是测试中会遇到的专业术语,我们这里先不讲,卖个关子哈。
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. o; x) }, g/ D
, {. ]7 O# `' J8 u本文需要进行仿真测试对比的是一对从L7层换到L16层的过孔,通过做一根L7层和L16层的走线把两边去嵌掉,得到我们所关心的过孔结构参数。# Z6 L# O6 J6 Y4 l

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9 @! {% A4 r- c6 U" c" `在去嵌之前,作者先用网分测试出上面三个结构的参数,结果似乎有点奇怪。为什么L16层的走线损耗差得那么厉害,甚至比多一对孔的L7转L16的结构还差呢?这说不过去啊!
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3 P! d$ U! g4 W/ x当作者看到上面结果的模态转换也是L16层比较差的时候,大概知道了原因,肯定是由于这对差分线的P和N之间有延时差,也就是skew造成的。然后立马把L7和L16的走线的P和N单端线的延时拿出来一比,果然证实了这一点。L16层的P和N的延时非常的大,因此造成了损耗在高频的急剧下降。
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4 b# p9 {$ `4 ~5 r( Z如果大家没注意这一点,直接拿来去嵌的话会怎么样呢?很可能会得到一个错误的S参数,高于0dB。
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为什么P和N会有那么大的skew?主要原因还是由于玻纤效应的影响。L7层和L16层其实都遇到了玻纤效应,只不过程度不同而已,这也从侧面说明了玻纤效应的概率性。# G, p' W, f# D4 p, ?4 W

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如同前文所说,如果我们就这样去嵌的话,得到了所谓过孔的结果就是下图这样的。  M) m5 o5 w6 P( T  s/ \/ k

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那我们应该怎么办呢?难道需要重新再投一板测试板?先不用哈,我们看看能不能在当前测试数据的情况下做一些优化,把skew给去掉,也就是de-skew了。
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  |: M$ F" t- p; N9 L7 l( P这是本文最核心的内容,也是最难理解的一步。它通过损耗与相位之间的公式,从中反推出相位差,然后通过补偿的方式把两边的skew抹平。
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完成这一步运算之后,再来看优化后的测试数据,就会发现,skew的影响基本没有了。( y; ]& u4 ]) I3 \* U

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/ C( B! h" f4 @9 s2 V优化后的损耗测试结果就和我们预期的比较吻合了。
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这个时候再去通过相关去嵌软件,就能真正的进行去嵌,得到过孔的真实参数。9 {( A4 }: Y# [& t# t

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有了测试结果,后面就要进行仿真了。仿真相对难度小一点,通过对过孔的几个参数进行扫描,考虑一定的加工误差之后,就能确定一组加工后的参数值,从而使过孔的仿真结果和测试结果达到基本的吻合了。4 |- F( }& E* h7 R1 }

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" x; }! W4 S$ R/ l' k) n好,篇幅关系,本文的主要内容就和大家分享到这里了。
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