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本次做的一个案例是一个4层的设计，里面包含 USB模块、AV模块、网口模块、WIFI模块、电源模块、DDR3模块、EMMC FLASH模块。各个模块来说除了DDR3模块是比较困难以及EMMC FLASH模块没有接触 之外其他的模块都是前面模块课程里面学习到的，只需要根据前面模块课程步骤去完成就好了，所以主要想说的就是DDR3这个模块；设计里需要以一个3层板去完成2片DDR3的走线，一开始对我来说是没有什么方向的，因为视屏教学里是以一个6层的案例去讲对比4层来说少了2个负片层只会影响到电源平面分割，到时候电源则需要通过顶层、内层、底层去连接。在查阅一些资料后DDR3在4层的设计是满足不了最大的速率1600，可能芯片也不需要这么高的一个速率所以用4层布线也能满足需求，在一个DDR3的走线 单端需要50om的阻抗控制， 时钟差分、DQS差分要100om阻抗控制对内误差5mil，数据线误差10mil、控制线50mil（这个是在速率达到1600M）案例里速率不会太高所以误差范围会增加到数据线50mil、控制线200mil。2片DDR3采取的是一个T点的拓扑，查阅资料得知在4层的叠层设计 T点的设计用的会比较多能够满足DDR2和DDR3的信号完整，如果是菊花链则要6层的叠层设计。数据线走线则没什么困难，只有11根的走线需要做到同组同层；控制线的话就可以在3个走线层拉线出来（叠层设计选用 TOP GND02 SIN03 BOTTOM）由于需要从BGA焊盘出线所以顶层能拉出的线并不多比较多的线就聚集在底层，通过把线引出到中间出进行打孔在通过第3层连接，走线花费比较多的时间就是在CPU到DDR的控制线连接部分空间很有限，需要走得出线要不断的通过合孔挪孔方式把线拉出，通过这个案例学到了挺多设计技巧以及通过查阅网络的一些设计规范能够让我在画板时更加的符合设计要求。
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