弟子计划+4XDDR3菊花链拓扑结构V1+第20次作业+陈奕富

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DDR的布局设计

a.       DDR的布局

b.       同DDR布局思路是一摸一样的

如下

a.       特性阻抗：单端50欧姆，差分100欧姆

b.       数据线每11根尽量走在同一层：

（D0~D7,DQM0,DQS0_N,DQS0_P）（D0~D7,DQM1,DQS1_N,DQS1_P） 1XDDR2

（D16~23,DQM0,DQS2_N,DQS2_P）（D24~D31,DQM3,DQS13N,DQS3_P） 2XDDR2

c.       其它布线要求和DDR是一样的

DDR的布线要求

         布局要求（推荐）

a.       特性阻抗：单端50欧姆，差分100欧姆

b.       数据线每10根尽量走在同一层（D0~D7,LDM，LDQS）,（D8-D15,UDM,UDQS）

c.       信号线的间距满足3W原则，数据线、地址（控制线）、时钟线之间保持20mil以上或至少3W

d.       空间允许的情况下，应该在它们走线之间加一根地线进行隔离。地线宽度推荐为15-30mil

e.       VREF电源走线线经过电容在进入管脚，Vref电源走线线宽推荐不小于20mil，与同层其它信号间距最好20mil以上

f.       所有信号线都不得跨分割，且完整的参考平面，换层时，如果改变参考层，要注意考虑增加回流的地过孔或退耦电容。

g.       两片以上的DDR布线拓扑结构优选远端分支，T点的过孔打到两片DDR中间；

h.       菊花链需要得到仿真验证或芯片layout Guide要求。（一般主控支持读写平衡的才支持菊花链）

i.        所有DDR信号距离相应参考平面变沿至少30-40mil。任何非DDR部分的信号不得以DDR电源为参考。

望老师指教及修正！

lutigers

顶………………

凡亿黄老师

1.走线注意满足3W间距，等长时要注意满足3W间距规则

别的没什么问题，等长比较美观。

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凡亿黄老师 发表于 2020-6-8 15:11
1.走线注意满足3W间距，等长时要注意满足3W间距规则

别的没什么问题，等长比较美观。

好的，谢谢老师，我会注意的