王世楚-第十八次作业 SDRAM模块

Cedric_W

SDRAM心得体会

1. 以地址线时钟控制线为一组、数据线低8位和LDQM0一组、数据线高8位和LDQM1为一组为划分，方便各组内等长。但是模板里本来没有完全分好组，弄得后面调好等长又新加了一些进去，浪费了不少时间。看来还是要提前全部规划好。
2. 时钟线那组比较容易产生干扰，所以专门用地隔开了。
3. 两个内部信号层在叠层上非常接近，所以布线时都尽量错开，避免长距离平行布线。
4. 后期为了确保3W，把线距规则都改成了10mil，再重新调整布线。
5. 菊链型的等长，可以用Xsignal来测量U1~U16，U1~U17的等长。

凡亿黄老师

没什么问题，等长时注意3W间距，继续加油哦！