层叠设计丨你们习惯了阻抗有问题就找板厂了吧？

edadoc · 发表于 2020-8-14 16:07:07

作者：黄刚（一博科技自媒体高速先生原创文）

在硬件工程师和PCB工程师的潜意识里，只要是PCB走线阻抗出现了偏差，第一时间就会去和板厂的朋友们去喝喝茶聊聊天。这个时候高速先生悄悄的告诉你们，在对板厂的阻抗加工提出质疑之前，有没有稍微想过一下下有可能是设计的问题呢？

一般来说，单纯PCB走线的阻抗控制出了问题，的确十有八九是由于板厂对加工管控或者参数调整出现偏差，导致加工出来的走线超过了误差范围。因为板厂的确需要对走线阻抗进行一定范围的保证，例如±10%甚至±8%。高速先生一度也是这么认为，直到遇到了下面这个由客户自己进行PCB设计然后我司来制板的项目…

今年的某一天，我们一个客户拿着我们加工的板子过来，就开始抱怨说我们板厂加工的阻抗超过了10%的偏差。50欧姆的表层走线他们自己进行阻抗测试时，发现最低的地方只有44欧姆。还给出了他们的“证据”，也就是实测的阻抗结果。

当然我们也是有测试的条件，于是把客户的板子拿过来测试下，发现也是相同的结果，客户的测试的确没有问题，表明这根走线的阻抗的确就是在44欧姆左右。高速先生这个时候就提出了看看客户的pcb设计文件，看看这根走线是不是因为比较特殊才使得我们板厂的加工出现了偏差，例如走线的线宽和线间距是不是太细或者其他什么加工极限的原因。

结果打开板子一看，这的确是一根普通的走线，线宽在10mil左右，采取了表层包地处理的设计以减小串扰，看起来这对于我们公司来说应该是比较容易加工的。

一般来说，看了PCB设计，看到走线如果不是偏极限的话，高速先生也开始觉得是我们板厂的问题了。于是我们和板厂的同事聊聊，希望从他们那里得到一些有用的信息。果然，板厂的同事提供了一条很有用的信息，说客户比较相信自己算的阻抗，因此让板厂尽量不调整线宽，客户算的阻抗图如下所示：

然后我们再去测量加工出来的走线，也基本上是10mil，严格做到了客户的要求。但是有个地方引起了高速先生的注意，就是走线到参考地的距离15mil，因此我们再次打开PCB文件看看客户的叠层和设计，我们能猜想到客户是做了隔层参考，不参考L2层参考L3层的地平面。

从设计上的确也是这样，L3层是一个完整的参考平面。

但是，但是！问题来了，客户在L2层并没有完全挖空，还是按照L1的包地方式进行设计，如下所示：

关于叠层这个方面的延伸，大家可以关注高速先生的视频如下：

https://www.bilibili.com/video/BV1s5411a7J4
查到这里，高速先生隐约觉得这可能并不一定是板厂对走线阻抗管控出了问题导致阻抗偏低，有可能在设计这个根源上就出现了偏差。

因此我们根据PCB设计建立了这么一组对比的3D模型，看看L2层按照现有的设计和把L2层地都挖空掉，也就是按照客户所提供的阻抗计算模型的那样子，模型就是下面这样了。

模型的左边部分是现有的设计，右边部分是客户认为的设计，我们把两种设计都做在同一个仿真模型上，这样能有更准确的对比。

果然，这个3D模型的仿真结果证实了高速先生的怀疑，这两者的阻抗是不一样的，而且差别竟有5个欧姆！

这个时候结论已经很明确了，采取这种隔层参考的设计方式本身没有什么问题，然而客户在自己去算阻抗的时候却选择了一个错误的阻抗计算模型，并且客户也以为L2层不用白不用，反正我把走线的区域挖空掉了就没有影响了，而且L2层铺一点地可能还更有利于串扰的控制。结果串扰可能控制上了，但是阻抗却出现了严重的偏差，这基本上和我们板厂的加工能力没有太大的关系，相反的，我们板厂按照客户的“要求”成功控制到了阻抗44欧姆！！这时我们和客户之间的气氛就好像结尾这张图片一样了。