王世楚-第十九次作业 2片DDR

Cedric_W

2XDDR3接口模块学后心得

1.    明白各储存器可分为数据线、地址线和时钟线、电源线进行分组走线。数据线需要走在同一层，且组内误差为100mil。地址线和时钟线没有同层要求，组内误差为200mil。电源线附近需放置滤波电容，尽可能靠近引脚放置。

2.    可以用拓扑或者菊花链结构进行走线，多使用拓扑（T线链）连接，其中数据线可以直连到DDR，地址线和时钟线两片DDR共用一个引脚需用到拓扑结构，终端电阻放在T形点。

3.    一开始以为是DDR离芯片500-800mil，后面再学习的时候才知道是中心点离芯片500-800mil，所以这次DDR离芯片可能远了。

4.    明白进行走线时先全部直连然后再进行走线调整，把线路走顺。进行等长时需要先把最长的一条进行尽可能走短，然后按照差分线5mil误差，3W规则进行等长。

凡亿黄老师

没什么问题，做的很不错，继续加油哦！