费健庭—第4次作业—1片SDRAM的PCB设计

LOSER007 · 发表于 2020-8-31 07:23:00

总结：
1.对所有的线进行分组进行走线和等长：
  数据线低八位D0-D7与数据掩码线LDQM0为第1组。
  数据线高八位D8-D15与数据掩码线LDQM1为第1组。
  地址线A0-A14，时钟线，控制线为1组。
2.数据线每一组在同一层走线。
3.每组信号线进行等长，数据线等长范围±50mil，地址线，时钟线，控制线等长±100mil。
4.SDRAM与CPU的间距为600-800mil,不考虑中间有排阻的情况下。如有排阻间距为800-1000mil。