Altium绘制原理图导线时，导线无法整齐连接管脚，是什么原因？

Kivy

Altium绘制原理图导线时，导线无法整齐连接管脚，是什么原因？

进行原理图绘制时有时会出现导线无法捕捉到元器件管脚端点的现象，这样会造成连接不美观，

那么出现如图3-4这种情况应该如何去解决呢？

图3-72连接产生节点

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渴望大海的鱼

其实最关键的就是在制作封装的时候，注意grid的设置，并把pin放到栅格上。

Kivy

渴望大海的鱼 发表于 2020-12-18 00:59
其实最关键的就是在制作封装的时候，注意grid的设置，并把pin放到栅格上。

是的 这个是规范 这样后期就没啥问题了

阿萨德12

66666666666666666666

冬虫草

我就是想学习学习

DVEPCB

学习学习...

luxingwang

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jimmyxm

感谢分享~~~