Altium Designer PCB走线的等长误差如何通过规则进行控制？

嘻嘻哈哈123 · 发表于 2021-1-20 13:55:26

Altium designer PCB走线的等长误差如何通过规则进行控制？

答：在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内，如果靠手工去控制的话，难免会出现纰漏，那如何通过软件的规则来进行约束呢？

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