Xilinx Vivado HLS基本开发流程｜基于Kintex-7、Zynq-7045_7100开发板

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FPGA的HLS案例开发｜基于Kintex-7、Zynq-7045_7100开发板



- {6 T( j/ S! g$ J前 言

3 V. A( |/ G  {  ]1 w, m本文基于创龙科技TLK7-EVM开发板，是一款基于Xilinx Kintex-7系列FPGA设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCB layout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
8 J" G3 Y6 o1 R9 ?评估板接口资源丰富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用户快速进行产品方案评估与技术预研。
! |6 o4 N0 o6 e9 h


9 X* b* ]) B& }, k& w( t
​
3 ~4 }6 Q# s4 I, p! w) O6 @

) N/ O2 {' v7 x. R" H1 ^+ N图1  TLK7-EVM评估板
/ A) E! k& |7 b# E' U9 K! y! \
- W9 Y1 v. p: C9 m8 z8 W  W
/ b5 I3 M  B& ]/ O) i开发案例主要包括：
7 G3 C- t* R+ b, f5 Z; i. al CameraLink、SDI、HDMI、PAL视频输入/输出案例
l 高速AD(AD9613)采集+高速DA(AD9706)输出案例
l AD9361软件无线电案例
l UDP(10G)光口通信案例
. V( k+ u: ^% @- z, B* N0 al UDP(1G)光口通信案例
l Aurora光口通信案例
l PCIe通信案例
4 i3 }8 U$ U- G4 cl 案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）：site.tronlong.com/pfdownload

: i7 p! v6 y) N0 m, ?


, W# e* e9 ^. t1 v; ^# j0 H: F本文主要介绍HLS案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
+ R% M# H7 h+ IXilinx Vivado HLS（High-Level Synthesis，高层次综合）工具支持将C、C++等语言转化成硬件描述语言，同时支持基于OpenCL等框架对Xilinx可编程逻辑器件进行开发，可加速算法开发的进程，缩短产品上市时间。
$ m" w! n7 U: z1 L# s
6 V3 I; y6 u% X" W
, O# s. J: e7 eHLS基本开发流程如下：
(1) HLS工程新建/工程导入
. e6 _3 g  h/ x# D5 ^6 w(2) 编译与仿真
6 T( g9 z2 f6 A" [5 p! w1 _(3) 综合
(4) IP核封装
9 V9 w, V/ w( b/ S' q0 ^, B- {& N/ }(5) IP核测试
; i, g% \$ J) [2 v3 _
# U* B5 z1 Q! N0 H( D7 x  V) s) e" O4 c
HLS案例位于产品资料“4-软件资料\Demo\FPGA-HLS-demos\”目录下，案例目录详细说明如下表。

' _* T3 [( v; L
$ p, p$ k& r8 H1 O% J表1
7 F1 z+ M2 ]: ]  |' j3 a* ~

hls_ip_demo	bin 4 Z; W3 Q" A- ^( f) Y% l) y; C	IP核测试程序可执行文件 & ~0 Z8 y. ^) q! u) Z$ ]9 U, Y! Z5 T, b
	project 9 `0 o+ B* G' O/ ~; F7 e	IP核测试程序Vivado工程 5 _2 t( A# ^8 G# T5 M
vivado_hls - V0 O7 e  |! E; a4 Z7 c6 j	ip_package $ R% r9 C, {1 i' J	IP核 & J/ ?, \* T. u: c; v, ]
	poject % J  S2 j* U6 q; k2 S9 u	solution1	仿真方案 ) s* N* Q2 Q5 i" a
		src # g: `' d2 Q0 ^) I* ]4 `( ]6 R	HLS工程源码
		test_bench $ u2 `5 V) R2 a	HLS工程仿真程序或测试文件 6 @1 q! }, _, N+ t& @% m1 z
		vivado_hls.app ) S4 p+ @# o: o( G, Z	HLS工程文件 & X$ R1 p9 D$ j. n0 T

HLS详细开发说明可参考产品资料“6-开发参考资料\Xilinx官方参考文档\”目录下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。
/ z. {* X* X3 _; u

  W7 S% g$ L4 }- K( M

+ i5 @0 c; p, [7 ~' o! n5 x HLS工程导入

$ r: M5 y& h( `( Y1 C双击桌面如下图标打开Xilinx Vivado HLS 2017.4，并在弹出的界面中点击“Open Project”选择案例“vivado_hls\project\”目录，然后点击“确定”导入HLS工程。


5 w8 a5 L! Q$ O0 Z$ D3 }, k​
图2
1 m- s; F2 ^' S- C! E& b! R' v
9 L3 _1 S1 J1 F  ~; F' s
​
2 j; |/ ?* c  A& O2 [, ^图3
- Y; U3 f  v, V

​
图4
亦可新建HLS工程，并使用C/C++等语言进行程序编写。

1 e" n8 v; W$ L5 x" x8 g( _6 _: u
6 u' a3 o" U! ?+ p6 f& k
1 {3 D* M" N4 L6 J* ^5 W
% J4 |' u% q3 {+ E0 I 综合

* B+ p+ f) K8 y2 T本小节演示将C/C++等程序综合成为RTL设计，并生成综合报告。
点击界面右上角Synthesis返回至工程界面，然后点击进行综合。
7 t4 v$ O- L2 m$ x$ ~2 u
, Z1 T; `& m6 I; Z- X4 l4 v
​
图8
0 Z3 y' h& s- U) }4 e5 M
- m: L' y2 D  T/ r
​
+ _3 o9 a, e& L6 r+ Q  N
) C# g) O" X  X1 `' ?8 N, l  }
图9

- H1 i, P+ {. Y7 I: b3 @5 |
) Y2 X; f! f1 y$ d$ h综合完成后，报表文件将自动打开。


2 `6 n$ z% J6 _/ z& N​
图10


通过报表文件可查看本设计的时延、资源占用等信息。

  d  A5 O9 B4 T9 M  k, G: z6 A
​

; ]( F  {% Z' w. k/ ~# d
图11


% s4 ]6 _1 o( Q编译和仿真C代码

# I9 G% `) V0 {* P0 l仿真程序位于工程的test_bench目录下，用于验证src目录下的HLS工程源码。
2 k% b  @. Y/ Y; \2 C+ J$ c' I导入HLS工程后，点击(Run C Simulation)进行编译与仿真。

0 V& G4 Y4 _$ z7 p4 e
  F$ s+ a3 M: }+ o3 ]  G( [% D​
图5
7 [4 k" Y/ D4 `4 i# T

弹出如下界面，勾选“Launch Debugger”，并点击OK。
/ K; h/ D+ j/ R3 \; X3 y

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图6
/ U9 _; i1 t" g& p

编译完成后即可全速或单步运行仿真代码。
5 P7 x) W: X4 f6 M' Q$ G9 j​
: v( H; M. O) S% G% _8 p图7
: h" D; Q- x! a. ]


IP核测试

进入案例“hls_ip_demo\project\”的IP核测试程序Vivado工程目录，双击.xpr文件打开工程，工程默认已添加待测试的IP核。

6 v- z0 x6 E3 g5 J# D, {* F. x0 B% v( O
​
3 p) k: _8 {1 ?7 C+ i9 @1 F8 l6 I7 G

; o% C) L3 n: I( F9 `4 p图17
如需自行导入IP核，请参考如下步骤。
/ E  r- K* j( Z
- ]) c+ ~9 E+ ^: s* c
1 I5 H" i$ J4 j+ M（1） 请点击“IP Catalog -> User Repository -> Add IP to Repository…”，在弹出的界面中选择IP核后点击OK。
) m2 q2 f  U& C7 s- }3 y/ e​

, j& V3 |: L% @3 ?
5 C6 z- u- n2 D图18
​
图19
: u% O. X+ `9 D) B0 {1 B) e: k  R（2） 右击“User Repository”后点击“Refresh Repository”，即可看到添加的IP核。
1 N6 o  W- c: b: f​
' w/ g+ r/ M: _; E' z* }

图20
3 A6 O- ~5 ]4 U' V​
图21

% R7 i; Y  k" E) Z- X
/ d& u& f9 ^; H4 e$ }（3） 如需添加Vivado自带的IP核，点击“Open Block Design”，在弹出的界面中点击，并选择所需IP核将其导入工程。

5 l1 d- ?5 N7 a- V- m4 q* a
$ C- `8 v2 O  S0 R% y2 Q​
% V. H$ N/ ~8 q2 L5 g" H
2 \( K3 u; n" t$ ~% a7 l* ~
6 o. C2 U, `+ P) v7 b图22
​
% a* ]9 q* R1 o1 u# I3 G图23
  P. o- y4 @' o7 \) ~% M' D" O点击Vivado界面左侧的“Generate Bitstream”选项，在弹出的界面中点击OK进行IP核测试程序Vivado工程编译。
​

" O) x4 k. m& D7 I6 ?, U1 R


图24
* y1 U0 a) X3 A. [3 E* z
, [8 c0 h5 q' m* m& h
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2 [+ V- ~' x; k5 z# A! E图25

- `% I' U/ B1 g
编译完成后，将会在工程“led_flash.runs\impl_1\”目录下生成.bit和.bin格式可执行文件。
$ c+ B; G9 G9 S" T4 ^: c5 t

* U3 V& y8 y- R) l$ I+ [) a# z​


图26


3 b8 D$ H8 k* R# I% u请参考基于Vivado的FPGA程序加载与固化手册加载.bit格式可执行文件，即可看到评估底板的LED2进行闪烁。
$ K9 W6 t4 K6 d" T  P$ _' b: s' XIP核封装
  g% I% }7 j) S) K: L! |: J
综合完成后，点击生成IP核。
​


图12
3 ?+ H6 |$ F( ~' v' b
" S6 ~2 P* T5 l$ ~$ W9 P
1 ^" |+ I5 r3 h. i​
. s1 K" u* q% {4 k  ^' c1 x! v图13
, z/ s: r( x( d# r" e1 W$ n​
8 y6 ~" x0 `6 t+ \; g; S图14
2 c$ v( S$ g5 ^- w4 N运行完成后，将会在案例“vivado_hls\project\solution1\impl\ip\”目录下生成IP核。
% m: G% J* D. J% [- }​


4 v9 @+ J- \# T$ w0 W: ^2 H图15
​
图16

/ S% R: n; t. g% }
l 更多推荐

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图27

地絮123

HLS的开发对于底层写驱动的人的冲击挺大

Journeyfun

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