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上篇推文为大家介绍了创龙科技(Tronlong)最新推出的DSP + ZYNQ评估板TL6678ZH-EVM，由核心板和底板构成，核心板(SOM-TL6678ZH)集成了C6678和Zynq-7045/7100两款不同架构的处理器。2 k9 i) l; G6 r, b2 S9 B7 z
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那么这款DSP + ZYNQ核心板，是如何实现核间通讯呢？
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7 A; g6 F/ h5 {( o; ]0 v. d6 n核心板简介5 b; m+ N! ]! X' k" r
SOM-TL6678ZH是一款基于TIKeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC处理器设计的高端异构多核工业级核心板。TMS320C6678每核心主频可高达1.25GHz，XC7Z045/XC7Z100集成PS端双核ARM Cortex-A9 + PL端Kintex-7架构28nm可编程逻辑资源。核心板内部DSP与ZYNQ通过SRIO通信总线连接，并通过工业级高速B2B连接器引出千兆网口、PCIe、HyperLink、EMIF16、USB、CAN、UART、GTX等通信接口。
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: p/ Y, i% v. t5 n8 E本文主要介绍DSP + ZYNQ基于SRIO的通信案例。" U0 s. _4 |; I; T
案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）可点site.tronlong.com/pfdownload。9 K- E+ P. V9 K/ k4 K4 M. d
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1 SRIO简介SRIO(Serial Rapid I/O)是高速串行RapidIO通信接口，常用于DSP与DSP、DSP与FPGA之间的数据高速传输。SRIO引脚占用数量少，支持多点传输，速率可配置为1.25Gbps、2.5Gbps、3.125Gbps和5Gbps。
, p2 d9 K- e# K6 l( \$ b) ~SRIO包含三层结构协议，即物理层、传输层、逻辑层。$ R, q( }; J- Q, b' d) R# P
（1） 逻辑层：定义包的类型、大小、物理地址、传输协议等必要配置信息。
- e: x2 |' T4 V/ N( B6 v（2） 传输层：定义包交换、路由和寻址规则，以确保信息在系统内正确传输。 g! S6 m9 b" j2 y5 ]
（3） 物理层：包含设备级接口信息，如电气特性、错误管理数据和基本流量控制数据等信息。 j1 P5 b: v* I: I$ e
RapidIO体系结构如下：3 C- N4 v3 {4 t8 C) n+ P
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3 k; E; ]5 d9 d1 u( c; m1 W+ w; E2 SRIO通信案例
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/ R3 ^% `' u: f4 g% l* l2.1 关键代码2.3.1 DSP工程（1） 程序配置说明。
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（2） 使能SRIO PSC，初始化SRIO子系统，SRIO通信测试。( J' {# L+ Q2 t9 h: Q
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（3） 以NWRITE + NREAD和SWRITE + NREAD模式进行SRIO通信测试，单次读写大小为transfer_size，单位为Byte。w_format_type写格式类型在main函数中调用srio_test()传入。7 N3 B' q0 i0 Q/ w, a
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/ G5 ]1 ?; ~7 ?. L（4） SRIO写测试流程。1 _5 E% f7 ?8 S0 Z) x* G8 f+ g
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# u7 X& ~8 f3 y7 I" b（5） SRIO读测试流程。
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6 }1 }) n, Q( }' K0 @- F/ Q1 W; W2.3.2 ZYNQ工程（1） 端口定义。5 ?7 Z1 Y; F" [; I7 E: _( g* X5 A; ]# h
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（2） 使用STARTUPE2原语提供的EOS作为系统复位信号,CFGMCLK(65MHz)作为系统时钟。
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（3） 例化Serial RapidIO Gen2 IP核。
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% q) ]3 n/ H& s4 g3 [* m其中Serial RapidIO Gen2 IP核输出的log_clk为125MHz。
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' i* i: ^1 ]/ W- D: s" \& o（4） 调用srio_response_gen模块，其接口与Serial RapidIO Gen2 IP核连接。
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SRIO详细开发说明请参考产品光盘“6-开发参考资料\TI官方参考文档\”目录下的《Serial Rapid IO (SRIO) User Guide.pdf》文档。5 K% Q& ]/ J0 r4 K/ l. b5 D. h
备注：关于本案例涉及的IP核、模块的配置详细说明，可下载产品资料进行查看。
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: ~) ]" ?+ U R- h* ~. f( X" P; o2.2 案例功能评估板DSP端和ZYNQ PL端进行SRIO通信测试，并统计读写速率。评估板DSP端作为Initiator，评估板ZYNQ PL端作为Target。SRIO默认配置为x4模式，每个通道速率5Gbps，并分别使用NWRITE + NREAD和SWRITE + NREAD模式进行测试。ZYNQ PL端使用一个36Kbit的BRAM作为设备存储空间，将DSP端发送的过来数据储存至BRAM。: E+ V) w" x# o$ r8 y7 L
2.3 案例测试先加载运行ZYNQ PL端程序，再运行DSP端程序，CCS Console窗口将打印测试结果。: I" A% d5 R' B, h) K5 }
NWRITE + NREAD模式：NWRITE= 12.50Gbps NREAD= 7.74Gbps
! K1 w' i, G2 s. @. _6 U+ DSWRITE + NREAD模式：SWRITE= 12.49Gbps NREAD= 7.74Gbps
1 f, s) Q5 w, `* x! u; I备注：由于写测试仅统计发送数据至SRIO FIFO的时间，读测试统计发送读请求并等待Target发送数据完成的时间，因此写速率将比读速率高。
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