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上篇推文为大家介绍了创龙科技(Tronlong)最新推出的DSP + ZYNQ评估板TL6678ZH-EVM，由核心板和底板构成，核心板(SOM-TL6678ZH)集成了C6678和Zynq-7045/7100两款不同架构的处理器。8 N# w& G' ^2 T9 y
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那么这款DSP + ZYNQ核心板，是如何实现核间通讯呢？" b' m) y) L0 J7 [9 O$ X
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4 v' N+ |- T6 u! z' B核心板简介
: v8 j; i% V' u3 ]; YSOM-TL6678ZH是一款基于TIKeyStone架构C6000系列TMS320C6678八核C66x定点/浮点DSP，以及Xilinx Zynq-7000系列XC7Z045/XC7Z100 SoC处理器设计的高端异构多核工业级核心板。TMS320C6678每核心主频可高达1.25GHz，XC7Z045/XC7Z100集成PS端双核ARM Cortex-A9 + PL端Kintex-7架构28nm可编程逻辑资源。核心板内部DSP与ZYNQ通过SRIO通信总线连接，并通过工业级高速B2B连接器引出千兆网口、PCIe、HyperLink、EMIF16、USB、CAN、UART、GTX等通信接口。
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本文主要介绍DSP + ZYNQ基于SRIO的通信案例。3 w! a$ s' j5 s- [8 w
案例源码、产品资料（用户手册、核心板硬件资料、产品规格书）可点site.tronlong.com/pfdownload。: L3 B* O7 x$ d8 d0 ~, ?
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( K: M9 S' D; C7 j$ O$ [1 SRIO简介SRIO(Serial Rapid I/O)是高速串行RapidIO通信接口，常用于DSP与DSP、DSP与FPGA之间的数据高速传输。SRIO引脚占用数量少，支持多点传输，速率可配置为1.25Gbps、2.5Gbps、3.125Gbps和5Gbps。4 z& X4 _& v" |: K0 s
SRIO包含三层结构协议，即物理层、传输层、逻辑层。
# I% `3 t( C+ n% p1 `（1） 逻辑层：定义包的类型、大小、物理地址、传输协议等必要配置信息。
9 V R2 J& w/ t; Z: d$ F（2） 传输层：定义包交换、路由和寻址规则，以确保信息在系统内正确传输。' S) h. F' d( [" l5 w- n
（3） 物理层：包含设备级接口信息，如电气特性、错误管理数据和基本流量控制数据等信息。6 Q+ }8 Q7 O/ @1 s5 s
RapidIO体系结构如下：, w, W& E" ], c7 e8 U+ V) ?
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2 SRIO通信案例
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2.1 关键代码2.3.1 DSP工程（1） 程序配置说明。& a9 v% L$ ?2 ?& i. ?
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7 u2 w* O. J- [) e' s- {3 g（2） 使能SRIO PSC，初始化SRIO子系统，SRIO通信测试。
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（3） 以NWRITE + NREAD和SWRITE + NREAD模式进行SRIO通信测试，单次读写大小为transfer_size，单位为Byte。w_format_type写格式类型在main函数中调用srio_test()传入。) D& y* W8 W7 R H9 A& T% Z
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（4） SRIO写测试流程。
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; z Q6 Z: }) w* i2 `1 j. y（5） SRIO读测试流程。
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2.3.2 ZYNQ工程（1） 端口定义。# I6 f. F2 L) \; u0 T
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（2） 使用STARTUPE2原语提供的EOS作为系统复位信号,CFGMCLK(65MHz)作为系统时钟。. U( p* d4 i( g, e- N
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* J9 Z, |5 |- e B（3） 例化Serial RapidIO Gen2 IP核。$ `) c3 B1 U( B8 a+ M
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/ V8 a/ n0 }" t: w6 q其中Serial RapidIO Gen2 IP核输出的log_clk为125MHz。3 Z7 y) ]4 m! ~$ E( {1 D
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（4） 调用srio_response_gen模块，其接口与Serial RapidIO Gen2 IP核连接。
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+ w Z3 [& n, |6 b1 m; u4 {: ESRIO详细开发说明请参考产品光盘“6-开发参考资料\TI官方参考文档\”目录下的《Serial Rapid IO (SRIO) User Guide.pdf》文档。) t1 P6 ]! Z0 K! ?5 [
备注：关于本案例涉及的IP核、模块的配置详细说明，可下载产品资料进行查看。
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$ i; E! M5 t$ O- u3 U2.2 案例功能评估板DSP端和ZYNQ PL端进行SRIO通信测试，并统计读写速率。评估板DSP端作为Initiator，评估板ZYNQ PL端作为Target。SRIO默认配置为x4模式，每个通道速率5Gbps，并分别使用NWRITE + NREAD和SWRITE + NREAD模式进行测试。ZYNQ PL端使用一个36Kbit的BRAM作为设备存储空间，将DSP端发送的过来数据储存至BRAM。! _% J; b$ S( O5 p+ `1 d3 W N
2.3 案例测试先加载运行ZYNQ PL端程序，再运行DSP端程序，CCS Console窗口将打印测试结果。
1 u4 q" W: T; F' M- d, NNWRITE + NREAD模式：NWRITE= 12.50Gbps NREAD= 7.74Gbps$ l, ?8 ^# @: d$ O [
SWRITE + NREAD模式：SWRITE= 12.49Gbps NREAD= 7.74Gbps
5 K5 K" D) i! n* Y2 T备注：由于写测试仅统计发送数据至SRIO FIFO的时间，读测试统计发送读请求并等待Target发送数据完成的时间，因此写速率将比读速率高。
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