C-PHY总结PCB LAYOUT

edward151xx

大家好，有摄像头上的C-PHY的PCB layout设计经验吗？指导下有什么应用技巧？和差分线走线有很大的区别吗？

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近年来，随着摄像和显示技术的快速发展，高清图像的像素逐年增加，无论是连接摄像头的软板，还是驱动主屏的主板，都慢慢地看到了 MIPI C-Phy 链路的设计身影。由于 C-Phy 大大简化了物理连接方式，所以 C-Phy 可以节省更多的 PCB 空间，为电子产品实现进一步小型化提供了可能性。C-Phy 的基本协议信息如下： 高速时钟：嵌入式时钟 信道编码：特殊的状态编码减少时钟频率 最大传输速度：约 17.1Gb/s Lane 最大速度：5.7Gb/s 最少管脚数量：3pins(TX) 1lane(TX) 最大管脚数量：9pins(TX) 3lane(TX) 在软件设计方面，目前还没有 ...

• Kivy
• 发表于2021-03-30
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Kivy

MIPI可分为物理层和逻辑层两大部分。物理层尽可能采用通用内容，逻辑层则是分别面向摄像头、显示屏、移动通信、存储等不同用途的专用协议。MIPI的物理层有D-PHY、M-PHY、C-PHY等3种。D-PHY现在大量应用于应用处理器与显示屏、摄像头连接的部分。随着摄像头、显示屏的像素和帧频的增加，D-PHY的数据传输速度有可能无法满足需要。M-PHY是D-PHY的后续标准，速度更快；目前最新的标准是C-PHY。

Kivy

近年来，随着摄像和显示技术的快速发展，高清图像的像素逐年增加，无论是连接摄像头的软板，还是驱动主屏的主板，都慢慢地看到了 MIPI C-Phy 链路的设计身影。由于 C-Phy 大大简化了物理连接方式，所以 C-Phy 可以节省更多的 PCB 空间，为电子产品实现进一步小型化提供了可能性。C-Phy 的基本协议信息如下：

高速时钟：嵌入式时钟

信道编码：特殊的状态编码减少时钟频率

最大传输速度：约 17.1Gb/s

Lane 最大速度：5.7Gb/s

最少管脚数量：3pins(TX) 1lane(TX)

最大管脚数量：9pins(TX) 3lane(TX)

在软件设计方面，目前还没有看到具有完美设计 C-Phy 链路的工具，通常还是要通过工程师来手动把控 C-Phy 链路设计，保证 3 条线之间的耦合，等长以及相位控制在容差范围之内，为设计带来了不小的难度，稍有不慎，就会造成传输速率提升不上去，甚至设计失败的风险。本文老吴为大家介绍如何基于 Hyperlynx DRC 实时自动地检查 C-Phy 链路设计的质量，为高清图像传输保驾护航！

工具：HyerlynxDRC VX.2.8

规则一：C-Phy 阻抗检查

检查目的：检查一个 MIPI C-Phy 的三个网络是否满足阻抗及差分阻抗值要求。

规则二：C-Phy 等长及过孔数量检查

检查目的：一个 C-phy 组中 3 个网络的长度必须满足容许误差要求，同时过孔数量必须相等。

规则三：C-Phy 组之间检查

检查目的：为避免 C-Phy 组网络间的串扰，两个 C-Phy 组网络同层走线之间的间距必须满足最小间距要求。

规则四：C-Phy 对称性检查

检查目的：检查一个 MIPI C-Phy 的三个网络是否走线对称。

无论您的 PCB 工具使用的是 Xpediiton,PADS, 还是 Allegro，以上 4 条检查项都可以在你设计过程中实时进行检查，当发现问题时及时定位或输出相应包括，大大节省了人工检查的时间成本以及为后续仿真减轻了压力。每一条规则都带有相应的参数信息，这里就不再一一展开为大家解释了，如果有需要的朋友，欢迎与老吴进行联系。

总结，MIPI CPHY 在 MIPI DPHY 的基础上成倍增加了带宽，减少了线对数量，在高速大靶面传感器和高分高刷新移动设备 OLED 应用上越来越普及。Hyperlynx DRC 基于目前软件条件，提供了自动化检测验证方案，为 C-Phy 设计提供了高效的验证平台。