我们在时序等长时,除了考虑信号线的走线的长度以外,在高速设计领域里还需要考虑 封装本身的引脚长度。所谓封装引脚长度,指的就是元器件封装内部的引脚长度,这个长度一般芯片的厂家会提供这数据,我们要做的就是将数据导入到规则管理器中,与等长一起处理,具体的操作步骤如下: 第一步,需要将约束封装引脚长度信息的约束开关打开,执行菜单命令Setup-Constraints,在下拉菜单中选择Modes,如下图所示; 第二步,进入约束开关管理器界面之后,在左侧边栏选择Electrical Options选项,在右侧勾选上Pin Delay的选项,如下图所示,这样在等长约束规则中Pin Delay数据行才会被激活,才会应用到等长列表当中; 第三步,设置完上述的参数之后,回到规则管理器面板中,在加好的等长规则中,会发现Pin Delay才是可以编辑的状态,在Pin Delay界面,如下图所示,有Pin1和Pin2两个输入栏,代表的是该信号连接的两个IC,如果两个IC都有引脚长度的话,分别输入即可,这个数据是可以手动进行输入的,但是这样的工作量比较大,也非常容易出错,我们可以通过导入Excel表格的方式进行导入; 第四步, 根据芯片厂家提供的参数,将Pin Delay的数据输入到Excel表格中,格式如下图所示,一行是芯片的管脚列表,一行是芯片引脚长度信息,然后保存,存为后缀为CSV的文件, allegro软件才能识别; 第五步,设置好Pin Delay的格式以后呢,点击执行菜单命令File-Import,导入选项中选择Pin Delay,如下图所示; 第六步,进入导入界面,选择刚刚处理好的csv文件,然后用鼠标去选择需要导入芯片封装引脚长度的元器件,进行导入即可; 第七步,导入成功后,在Pin Delay栏就可以相对应的数据,分别对应的是哪个芯片,这样可以大大提高效率,并且不会出错。
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