IC手记 • PCIe 5.0与高速互联芯片

Pcbbar · 发表于 2021-6-16 08:47:09

总线在计算机系统中是CPU、内存、输入、输出设备传递信息的公用通道；主机的各个部件通过总线相连接，外部设备通过相应的接口电路与总线相连接。

今天要介绍的主角，就是第五代总线技术PCIe 5.0，而随着带宽速率的提高，对互联芯片的性能验证要求也愈来愈高，本文会做相应的介绍。

PCIe的前世今生

计算机总线技术经历了几代发展，上世纪70年代主流是ISA，90年代主流是PCI，2000年以后至今主流是PCIe（Peripheral Component Interconnect Express），同时其他板级互联如NVLink，Gen-Z，CCIX等也在不断发展。

PCI Express标准由PCI-SIG 组织制定，是一种点到点的串行差分结构，PCI-SIG协会由9家董事会成员及超过830家会员单位组成，共同定义PCIe标准及一致性/互操作性测试。随着5G技术商用和众多应用场景落地，数据吞吐容量需求大大增加，运算带宽压力也越来越大，人工智能对算力的需求也催生着异构计算总线的进一步加速，大数据的存储需求从传统介质到NVMe技术演进和应用，这些技术需求和演进推动着作为高性能计算架构中的核心总线PCIe总线规范加速发展。

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图：PCIe技术发展路线及董事会成员，

来源：PCI-SIG

PCIe 5.0技术特点

PCIe 5.0 基础规范v1.0正式版已在2019年发布，今年5.0 CEM规范v1.0版本刚刚定稿，目前5.0 PHY测试规范已更新到0.7版本。另外PCIe 6.0规范也在有条不紊指定当中，基础规范已到v0.7版，预计今年年内将发布v1.0版本。

图：PCIe标准关键指标

从技术上看，PCIe 5.0带来了很多好处，同时也伴随着更多的挑战，总结如下：

1

PCIe 5.0相较4.0速率及带宽翻倍，能够满足更高带宽的应用场合；

2

PCIe 5.0对信号完整性的要求苛刻，PCIe 5.0芯片、系统及板卡的设计及测试难度倍增；

3

PCIe 5.0端到端链路损耗-36dB @ 16GHz，需使用低损耗板材及根据链路设计需求考虑加入Re-timer芯片；

4

PCIe 5.0对参考时钟要求更高，规范增加了对系统主板参考时钟抖动测试要求。

从商用的角度，当前PCIe 4.0的产品已经大量商用，在2021年也有支持32 GT/s的PCIe 5.0 CPU平台和相关芯片发布，业内主要的服务器系统厂商已经投入前期研发和调试阶段，2021年可以称之为PCIe 5.0商用元年，如何快速有效的对支持PCIe 5.0的各类接口芯片及板卡进行测试验证，以期将产品快速推向市场，抢占先机，成为各厂商面临的重要挑战。

PCIe 5.0高效测试方案

前文提到，PCI-SIG协会一共有9家董事会成员，是德科技是其中唯一的测试测量方案提供商，致力于高速总线技术规范及测试方案的开发和推广，推动产业链在PCIe 3/4/5各领域包括IP、芯片和系统的验证和实施。是德科技也是唯一能提供从软件仿真、发射端测试、接收端测试、互连测试的完整解决方案的解决方案供应商，同时支持PCIe 5.0的示波器及误码仪方案都已在硬件上支持下一代采用PAM-4技术的PCIe 6.0预研测试。

PCI Express规范包括Base Specification 和CEM(Card Electromechanical Specification)，前者定义了芯片的电气参数及其规范，后者定义了包含板卡接口和互联的系统级规范，更详细的定义参考下图：

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图：PCIe规范定义及测试覆盖

PCIe 的测试验证，涉及内容较多，限于篇幅，本文仅介绍部分内容，更多内容如PLL，各项测试组网详细配置等，文末的注册链接中提供了下载资料。

❶ 通道组网损耗测试

PCIe 5.0包括CPU和AIC 芯片封装在内的端到端总链路损耗为- 36dB @ 16GHz，两个连接器如通过Riser卡转接的方式需要考虑总体损耗裕量，通常要在链路中加入Re-timer芯片，AIC卡的总损耗不能超过-9.5 dB @16GHz。PCIe 5.0金手指插槽采用smt的插座，损耗不能超过 -1.5 dB@16GHz。另外主板RC/CPU封装典型损耗-8.5dB，AIC EP芯片封装损耗-4. 2dB。如下图所示：

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图：PCIe 4.0/5.0 CEM 测试夹具

为了反映实际链路端到端损耗特性，PCIS-SIG协会延续了PCIe 4.0的做法，除了CBB/CLB之外，还有可调ISI板，采用更高性能的MMPX连接器，和SMT的金手指连接器，测试规范要求使用频率范围至少20GHz的网络分析仪，测量在PCIe 5.0 32GT/s的奈奎斯特频率点16GHz频率下的端到端损耗，包括电缆、夹具PCB、接头、CEM插槽等损耗。如果考虑Base和CEM中规定的串扰和回波损耗测试，需要使用32GHz以上的网络分析仪。

采用网络分析仪作为主设备实现完整的通道组网损耗测试。高性能PNA/PNA-X系列，高性价比ENA(E5080B)系列，可分别用在芯片级和板级测试项目中，一个典型组网测试实物图如下：

图：基于PNA-X网络仪的

完整通道损耗测试组网

❷ Tx测试组网

Tx测试是基于上述的系统链路分配的组网环境下完成的，通过上述网络分析仪测量选择目标损耗的走线对，构成总的端到端损耗。PCIe 5.0的32 GT/s不需要使用Dual Port 测试方法，测试Tx时只需要将Data Lane的差分信号接到示波器进行波形分析。针对芯片测试，遵循Base Spec，需要50GHz带宽（UXR0504A或DSAZ504A）；主板或AIC卡要求33GHz带宽，128GSa/s采样率，推荐选用33G带宽示波器（UXR0334A）配合D9050PCIC一致性软件，如下图：

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图：PCIe 5.0 32GT/s系统主板

和AIC的测试组网

由于PCIe 5.0 要求36dB端到端损耗条件下的信号参数，对示波器的底噪、ADC精度都提出更高的要求，基于新一代InP HB2C制程模拟前端，10bit ADC架构的UXR系列示波器能够更好的满足测试需求。另外，需要注意Tx测试其中一项是Tx Link EQ测试，这个测试需要使用示波器配合误码仪进行被测件的链路协商响应测试，示波器需要4个通道直接连接，详见文末资料下载。

❸ Rx测试组网

PCIe 5.0校准分为两个测试点TP3及TP2，如下图所示，其中32 GT/s的Rx校准要求50 GHz带宽示波器（UXR0504A或DSAZ504A）：

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图：PCIe 5.0 RX 测试校准点示意图

TP3点，定义为误码仪（M8040A）输出电缆末端，校准时连接到示波器，分别校准信号幅度800mV/720mV（示波器输入电压范围需满足该幅度量程），TxEQ，Rj，Sj。

TP2点，定义为从TP3继续延伸经过可变ISI板及CBB和CLB后，示波器内嵌入芯片封装S参数，以及经过参考CDR和均衡器后的TP2P压力眼图校准，TP2P校准的目标值分别为EH 15+/-1.5mV, EW 9.375+/-0.5ps。

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图：TP2点校准链路规划组网

从PCIe 4.0测试规范开始，PCIe Rx Jitter Tolerance测试变更为Rx Link EQ测试，即误码仪（M8040A）通过PCIe链路协商训练被测件到环回模式，测试环回误码率等。芯片和系统主板Rx LEQ测试组网图及基于M8040A误码仪的AIC Rx Link EQ实物图，详见文末资料下载。

❹ 参考时钟抖动测试

PCIe 5.0 取消了系统主板 Dual Port 测试模式，但专门定义了参考时钟的测试内容。在系统级的PCIe 5.0 PHY Test Spec v0.5 版本已经列入了参考时钟抖动的测试内容，将 CLB边缘 SMP 接口的时钟信号直接通过同轴电缆接入示波器，示波器带宽至少 5 GHz。

PCI-SIG在6月份刚刚发布了Clock Jitter Tool 5.0用于PCIe 5.0系统参考时钟测试，是德科技示波器内的 D9050PCIC 一致性测试工具也包含了 PCIe 参考时钟抖动分析工具，相噪分析选件 D9020JITA 使用了相噪分析仪E5052B 的经典互相关算法，基于UXR系列示波器可以进行精确的参考时钟相噪测量。

❺ 小结

作为PCI-SIG的董事会成员中唯一的测试测量方案提供商，是德科技针对PCIe 5.0/6.0拥有完整的测试解决方案，是唯一一家完整提供从建模、仿真、互连参数表征、Tx、PLL和Rx测试解决方案的公司。

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图：是德科技PCIe系列完整方案

而PCIe 6.0标准将采用PAM-4调制技术，PAM-4信号天然的信噪比要比NRZ信号恶化9.6dB，对噪声更加敏感，基于10bit ADC及拥有业内最低底噪的UXR示波器能更好的应对这种挑战；M8040A误码仪硬件支持NRZ和PAM-4，支持PCIe 5.0的链路协商，CDR模块N1076B硬件也支持32GBd或64GBd的NRZ, PAM-4，这些都为未来的技术演进提供了硬件支持，无需更换硬件或多种硬件模块冗余。

文章来源：是德科技