|
|
作者：一博科技
9 Q9 F( M8 l6 a6 ~: {9 A8 g$ }
/ F+ U4 _; t0 E$ q9 `# p4 @3 E B$ c
上次的问题Vref偏移对DDR会造成什么影响，其中有比较重要的一个点就是会影响setuptime和holdtime，这两个参数和Vref又有什么关系呢，还有JEDEC中讲的derating又是什么东西呢？
3 O" \: M. ?5 U: D9 p7 C2 [! }9 M
setuptime和holdtime对我们判断时序裕量是一个比较关键的数值。一般JEDEC里面会对于setuptime和holdtime做比较详细的描述，如下图所示，- M5 Z! k1 c4 S, W$ U) K9 B
. ^* h h5 G0 H5 }) `从上图中，我们可以看到几个比较关键的点，为什么是tIS(base)和tIH(base)，还有标题中指明for 1V/ns，又指代的什么意思？为什么tIS参考的是VIH/L(ac)，而tIH参考的是VIH/L(dc)呢，AC和DC的区别又是什么？一个小小的参数表格，包含的意义却涉及很多内容。4 A0 }( S- a! i
/ v% S% ~# l0 Z
; w7 \' h& B% [5 t- y# c首先，我们计算建立时间的margin的时候，都是由UI/2-建立时间，实际上此时的建立时间是tIS（total setup time）= tIS(base)+derating， derating是对建立保持时间基准值的修正。对于tIS的定义，为什么会需要用到derating这个参数呢，这实际和规范中tIS(base)的定义方式相关。如下图所示，建立时间等于TDS-ref（在ref处的建立时间）减去Trise（Vref到VIH AC的时间）。规范中的基准值是预减去了这个Trise的，这个预减去的值是特定slew rate为1V/ns时的值，若判断门限是AC175，则预减去175ps。当slew rate等于1V/ns时，derating为0，不需要调整；当slew rate大于1V/ns（更快）时，从Vref到Vih(ac)所需的时间就少，预减多了，要补回来，所以取值为正；当slew rate小于1V/ns（更慢）时就预减少了，所以取值为负。1 b0 u) W/ |' _2 S/ a. A0 F8 g
) Q- |& s3 T; Q, L- Q
 + q# c9 o- D7 P, M
2 F) {6 i0 Y2 v- h$ y) w" f
至于建立时间和保持时间的参考电压值不一致，主要是因为AC和DC的代表的意义不一样，AC指由高低电平跳变时需要的参考电压，DC则指保持所在电平时的阈值电压， tIS是以数据从前一状态变化为当前状态的时刻开始算起，对应于状态变化过程，要确保电平已变化到规定电平，所以以更为严格的AC参数作为参考；tIH描述的是数据从稳定到状态转换的时间，对应于电平稳定的过程，而电平一旦建立后，发生状态转换的门限电压值是参考DC，所以tIH也以DC参数作为参考。
6 X5 Z$ d* \8 n7 J4 a% T4 P: G% x% O1 C+ r! [; q0 T2 p
信号的波形很多情况都是不完美的，也许有回沟，也许会有台阶，如下图所示，这种情况下，skew rate就不能用下图所示的nominal line，而应该选取tangent line。
" \ `9 e& I! X" ]" [ . e6 H: K! e ~
|
|
电子产业一站式赋能平台
窥视卡
置顶卡
变色卡
