这段VHDL代码该怎么改？（小白一枚）

MC夜雨冷风

library IEEE;
9 i5 l* k8 ^" b! K6 e" m$ h' buse IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
8 }  t1 T8 d: Iuse IEEE.std_logic_arith.all;
" h1 f- i" z3 M1 ~entity control is
port(Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18,Q19:in std_logic;  
     A1,A2,A3,B1,B2,B3,C1,C2,C3,D1,D2,D3 :out std_logic);
# m) w& F0 a& \, t1 G" ?end control;
architecture turn of control is
- J2 t5 Y8 n* [+ k* Msignal ai,bi,ci,ei,fi,gi,hi:integer range 0 to 9;
signal di:integer range 0 to 10000000;
signal temp_out1  : std_logic_vector(3 downto 0);
) f, [* {4 b+ J0 w1 B  c; rsignal temp_out2  : std_logic_vector(3 downto 0);
signal temp_out3  : std_logic_vector(3 downto 0);
' H  v/ W+ C+ {. k2 ibegin
di<=Q0+Q1*2+Q2*4+Q3*8+Q4*16+Q5*32+Q6*64+Q7*128+Q8*256+Q9*512+Q10*1024+Q11*2048+Q12*4096+Q13*8192+Q14*216384+Q15*32768+Q16*65536+Q17*131072+Q18*262144+Q19*524288;
/ M, v) X. {* z+ t4 Y--把Q0~Q19对应的二进制数转成十进制数，并赋给di
process(di)
variable a,b,c,e,f,g,h:integer range 0 to 9;
begin
$ w+ A0 F9 y. j0 Da:=di rem 10;
" {$ V/ g1 H1 a5 V+ q2 P' A5 yb:=(di-a)/10 rem 10;
; s: D' a/ h. s, C+ Mc:=(di-a-b*10)/100 rem 10;
e:=(di-a-b*10-c*100)/1000 rem 10;
f:=(di-a-b*10-c*100)/1000 rem 10;
g:=(di-a-b*10-c*100-e*1000)/10000 rem 10;
- U7 O2 K6 u3 i( g; Ch:=(di-a-b*10-c*100-e*1000-f*10000)/100000 rem 10;
1 H  j7 ~+ E0 P% {: {7 Fai<=a;
. R  \2 P. T4 M0 R0 {  Jbi<=b;
8 c1 z1 F! [- Q" ?8 c+ x0 Gci<=c;
ei<=e;
& D% }) M( t' _! Gfi<=f;
+ s- A$ m9 f8 m& x2 C6 j( xgi<=g;
) a' h$ x' n6 I; }( l8 dhi<=h;
/ U, |3 {+ a; kend process;--把di各数位的数字分别赋给ai~hi（个位~百万位）
2 S; k" T$ f. B2 c, k% Zprocess(ai,bi,ci,ei,fi,gi,hi)
variable a1,a2,a3,b1,b2,b3,c1,c2,c3,d1,d2,d3:integer range 0 to 1;
% N. ?6 Y4 B* k1 `  E( NBegin
If (di>990000) then
  temp_out1 <="0000";
  temp_out2 <="0000";
  temp_out3 <="0000";
7 U6 U' ?4 x) {elsif (hi>0) then
+ U9 w+ F% e% q5 k: d: d, v" y temp_out1 <=CONV_STD_LOGIC_VECTOR(hi,4) ; --把hi转成二进制，并赋给temp_out1
temp_out2 <=CONV_STD_LOGIC_VECTOR(gi,4); --把gi转成二进制，并赋给temp_out1
3 L3 h, V7 E2 b8 j7 E temp_out3 <="0101";
( K% k4 z. ?. R% @. v, ^1 Delsif (gi>0) then
. b. r: w: n  g; v4 H7 p4 I% f% i   temp_out1 <=CONV_STD_LOGIC_VECTOR(gi,4);
4 K9 O: x( x7 x6 Z  @4 X+ ?: ~0 S) p temp_out2 <=CONV_STD_LOGIC_VECTOR(fi,4);
: h. a$ E4 Y" z temp_out3 <="0100";
/ S3 b# Q& x: X4 eelsif (fi>0) then
6 A. N4 [! x" ~6 B: j$ H& _( X9 Z8 z     temp_out1 <=CONV_STD_LOGIC_VECTOR(fi,4);
temp_out2 <=CONV_STD_LOGIC_VECTOR(ei,4);
- p4 ?  |, G. u9 I2 v temp_out3 <="0011";
elsif (ei>0) then
* R2 o7 C* ~4 ^, X      temp_out1 <=CONV_STD_LOGIC_VECTOR(ei,4);
& m9 Y( G) j$ i# \    temp_out2 <=CONV_STD_LOGIC_VECTOR(ci,4);
& H, p9 K& N: c9 h    temp_out3 <="0010";
1 p7 f  y( S0 u) j  {# r6 F) S/ ~   elsif (ci>0) then
+ z; g3 P6 U; I3 n       temp_out1 <=CONV_STD_LOGIC_VECTOR(ci,4);
     temp_out2 <=CONV_STD_LOGIC_VECTOR(bi,4);
  y' M6 K: M% e( P, E     temp_out3 <="0001";
    else
     temp_out1 <="0000";
     temp_out2 <="0000";
5 E; s$ I5 f/ z2 d) c; E# N; ^( \     temp_out3 <="0000";
2 k& A4 r+ Y  l+ uend if ;
- F2 j4 `& [- S# J: E+ m  A1 <=temp_out1(0);
  B1 <=temp_out1(1);
  C1 <=temp_out1(2);
! M% @, [$ a  T5 I1 J  D1 <=temp_out1(3);                 --第一片数码管的控制端CD4511的输入
  A2 <=temp_out2(0);
0 [$ T6 Z" O0 L) J& Q! ^- Z  l  B2 <=temp_out2(1);
1 n9 J. U/ L4 L6 l/ A1 R, ]% |/ l/ ]  C2 <=temp_out2(2);
7 A* ~- w4 A& w/ B  D2 <=temp_out2(3);                  --第二片数码管的控制端CD4511的输入
4 _+ M; U  `& h  A3 <=temp_out3(0);
  B3 <=temp_out3(1);
  C3 <=temp_out3(2);
  D3 <=temp_out3(3);       --第三片数码管的控制端CD4511的输入
7 L4 e. M$ D# n6 }% I  end process;
$ y# w: v( q4 B; h  end turn;
' q; s# v. p# O/ b2 W: ?! i#VHDL##FPGA#
7 V; I: a% I$ H, H


9 C5 _4 v2 n' d
# {' ]6 T: c8 y- Y/ u+ w) [