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DDR布局的那些事

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发表于 2017-1-4 18:00:49 | 显示全部楼层 |阅读模式
作者:一博科技% u$ q7 m" |( |3 k
% p, y# a( L' h( o; m
前面高速先生团队已经讲解过众多的DDR3理论和仿真知识,下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了,那么布局自然是首当其冲了。
* K8 M' u% r* d9 p6 p# D. w1 B; W4 G' i$ l" j- d; E
对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构,来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.。; `6 y& f0 b$ A0 Z0 Q1 z
8 v& D9 e& ~3 ?6 y7 _; A( z: B
常规我们DDR3的布局满足以下基本设计要求即可:  1 ]7 t& s1 K4 X( y& y/ p2 t# r

+ c9 E+ n* _; C, Z9 |0 k" F1.考虑BGA可维修性:BGA周边器件5MM禁布,最小3MM。                                            
3 ?) r' ?6 c/ Y6 A+ K6 j: U2.DFM 可靠性:按照相关的工艺要求,布局时器件与器件间满足DFM的间距要求;且考虑元件摆放的美观性。( u2 H3 N* V( N7 X& N2 G" ?; L
3.绝对等长是否满足要求,相对长度是否容易实现:布局时需要确认长度限制,及时序要求,留有足够的绕等长空间。
8 M9 s! ^& `; ?" \+ B# m4.滤波电容、上拉电阻的位置等:滤波电容靠近各个PIN放置,储能电容均匀放置在芯片周边(在电源平面路径上);上拉电阻按要求放置(布线长度小于500mil)。                              
$ w/ f; C" i" u' \0 M0 Q" K注意:如有提供DEMO板或是芯片手册,请按照DEMO板或是芯片手册的要求来做。+ i5 N* ]( Y3 p3 X+ S

8 H8 b/ z# S  K$ B0 _# |1.滤波电容的布局要求
" p/ n( h" {* J' x& M           ! y& T3 @- I0 o) @! e; j" [
电源设计是pcb设计的核心部分,电源是否稳定,纹波是否达到要求,都关系到CPU系统是否能正常工作。滤波电容的布局是电源的重要部分,遵循以下原则:
* f8 A+ ?4 v0 ~" _/ B4 @+ d: b6 A& U& g7 b8 c
CPU端和DDR3颗粒端,每个引脚对应一个滤波电容,滤波电容尽可能靠近引脚放置。. M3 p% x% w/ A! J
线短而粗,回路尽量短;CPU和颗粒周边均匀摆放一些储能电容,DDR3颗粒每片至少有一个储能电容。
" h) }4 |! \. }7 U
4 R& B4 q/ Z/ i8 }
: Q1 b- p& r! v3 A$ O
图1:VDD电容的布局(DDR颗粒单面放)
9 E( w2 k. c0 i4 y! t

; G$ K+ j6 m1 Q
如图2所示:VDD电容的布局(DDR颗粒正反贴)

6 x' b7 X$ s1 r$ V6 p& W! gDDR 正反贴的情况,电容离BGA 1MM,就近打孔;如可以跟PIN就近连接就连接在一起。# W7 f4 E/ S# @" ~& v6 f
: b: g' b# |5 j# D
2.VREF电路布局    
3 V: J+ |# a: p- o% |+ l* s) V( F: L在DDR3中,VREF分成两部分:  + U  G1 X- v( K$ Y
                                                                     . P5 h, E& D, c7 A) ~
一个是为命令与地址信号服务的VREFCA;另一个是为数据总线服务的VREFDQ。                                       
8 [& h  {6 o+ c在布局时,VREFCA、VREFDQ的滤波电容及分压电阻要分别靠近芯片的电源引脚,如图3所示。                                                                                                                & S; b9 n  @( O; j' w

1 o; W* E' i& m9 F, m, C# G
                                 
8 q  H; R3 ^  I* g
图3:VREF电路布局

& E7 J- Y8 p' v4 x9 B; |
, o0 V% Y  Q+ m# I3.匹配电阻的布局0 R* I5 ]4 E+ \" e1 s
: U. O: q# h0 }3 s8 j4 p, E
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据可以通过调节ODT 来实现,所以一般建议不用加电阻。" g5 v, n5 U# q/ v
" D' @( Q# M: m! A
布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。
, _9 C  y: d( ^/ A8 ^
! z( \" O4 l, c* m布局原则如下:' v* q& g3 H$ g( q4 z8 h. f& A

5 L: ^. Y8 L& H" s2 A" L对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端(FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置)
( b1 i4 [' G  o' m) v5 X9 x& }
* q# \: X8 }& I! E0 E7 K$ ]下图是源端匹配电阻布局示意图; ) P( Z" W. G, ^2 b( b
  \+ A$ C: J* V) [- `
8 t3 t7 N. E. r* w9 ^1 Q* r* q
图4:源端匹配电阻
2 W9 J6 `- ^# K4 P/ Y% {7 k  Y

3 U' h! g# b7 O% }7 r/ T
图4:并联端接

7 z+ g! f8 w7 ?$ `( g2 O/ @  U! Z' Z2 S. ^# u
而对于终端VTT上拉电阻要放置在相应网络的末端,即靠近最后一个DDR3颗粒的位置放置(T拓扑结构是靠近最大T点放置);注意VTT上拉电阻到DDR3颗粒的走线越短越好;走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(最多两个电阻共用一个电容);VTT电源一般直接在元件面同层铺铜来完成连接,所以放置滤波电容时需要兼顾两方面,一方面要保证有一定的电源通道,另一方面滤波电容不能离上拉电阻太远,以免影响滤波效果。
7 E8 P& U  h! H: N( M" K) W0 z
: o) i" q4 Z. S

# D( }, b' S- B+ p- y( J. d
图5:VTT滤波电容

. q3 m3 h0 u: N/ \, H5 P  T1 W6 }% X+ h' Z1 T* l: @& B
DDR3的布局基本没有什么难点,只是要注意诸多细节之处,相信大家都已经学会。- {8 z& e! u8 ]  k. a

" O3 G+ T: ]; o+ ]$ I8 v1 v
$ R, O  o8 `0 Y; M
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发表于 2017-1-4 18:28:16 | 显示全部楼层
BGA区域内和区域外做等长哪个好点?
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chenzhouyu 发表于 2017-1-4 18:28/ c# D9 O1 |8 u0 P8 H8 u9 L
BGA区域内和区域外做等长哪个好点?
* Y  W7 E) w  g  ~8 P+ P4 M
看布线空间,空间允许的情况下,最好做即时等长
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发表于 2017-2-10 21:03:13 | 显示全部楼层
edadoc 发表于 2017-2-10 16:54
( K% I9 O; `5 m6 d7 M看布线空间,空间允许的情况下,最好做即时等长
. q# w2 v% Z6 g9 y3 g! `
多谢指导!
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发表于 2018-12-7 16:40:24 | 显示全部楼层
正在努力学习中,希望能帮到我 感谢
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发表于 2018-12-8 19:16:15 | 显示全部楼层
下载大神的的原创~~666
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下载了,.....
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发表于 2018-12-9 10:29:08 | 显示全部楼层
正好需要,感谢分享 赞...
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发表于 2018-12-10 11:01:53 | 显示全部楼层
新手,下载学习下!!
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