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DDR布局的那些事

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发表于 2017-1-4 18:00:49 | 显示全部楼层 |阅读模式
作者:一博科技- N5 f6 W2 V& O* {  j  C5 A+ p
" C+ R; u5 K2 ?
前面高速先生团队已经讲解过众多的DDR3理论和仿真知识,下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了,那么布局自然是首当其冲了。) ~7 h! `0 b% C, A. w

; w$ a; J- X5 Y1 ?对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构,来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.。" m* H: v, a3 Z7 e& x
; o: E& Q* B) y4 h1 K( T
常规我们DDR3的布局满足以下基本设计要求即可:  # h. K6 i+ K. W6 e5 ^( J: ?
2 _* j1 t# t; Q* }9 h- W, x
1.考虑BGA可维修性:BGA周边器件5MM禁布,最小3MM。                                            
! D/ W( A1 w/ _! `2.DFM 可靠性:按照相关的工艺要求,布局时器件与器件间满足DFM的间距要求;且考虑元件摆放的美观性。! E+ z7 z. k2 [: b6 ^2 a% w% N
3.绝对等长是否满足要求,相对长度是否容易实现:布局时需要确认长度限制,及时序要求,留有足够的绕等长空间。. P# j' A# T, J* [! f" `
4.滤波电容、上拉电阻的位置等:滤波电容靠近各个PIN放置,储能电容均匀放置在芯片周边(在电源平面路径上);上拉电阻按要求放置(布线长度小于500mil)。                               ( g' i# h2 h6 @4 l
注意:如有提供DEMO板或是芯片手册,请按照DEMO板或是芯片手册的要求来做。# O6 ?* }0 }% B# U0 ^/ h
) p5 v0 S4 s, `& h1 ?% W
1.滤波电容的布局要求 9 e2 T( S) ~- d: k" [' k
           7 J1 Z1 g; o+ l. n" @2 d
电源设计是pcb设计的核心部分,电源是否稳定,纹波是否达到要求,都关系到CPU系统是否能正常工作。滤波电容的布局是电源的重要部分,遵循以下原则:
4 l5 H2 C: ~, d* V9 r/ z) E/ @( u; v: x6 p
CPU端和DDR3颗粒端,每个引脚对应一个滤波电容,滤波电容尽可能靠近引脚放置。7 R! o+ ~' P% t
线短而粗,回路尽量短;CPU和颗粒周边均匀摆放一些储能电容,DDR3颗粒每片至少有一个储能电容。 ( k0 O  w5 J- s, i! N' A/ @
1 j! y+ E6 L+ k: A  _
4 m2 _7 b1 J) R9 T0 |& T) d
图1:VDD电容的布局(DDR颗粒单面放)
3 H' N3 u6 u! }6 J/ T

5 u7 H, i2 E* M9 l
如图2所示:VDD电容的布局(DDR颗粒正反贴)
* w8 w1 g. j- t9 j, n; S
DDR 正反贴的情况,电容离BGA 1MM,就近打孔;如可以跟PIN就近连接就连接在一起。6 H* {1 q( p8 q7 X' C

  _- F3 \" F8 A1 W9 k2.VREF电路布局    
9 c* e/ O$ S* `/ Y在DDR3中,VREF分成两部分:  . N, s4 U2 l$ r2 }8 M: O3 X* R
                                                                     
+ m' X. r- b" Y) P4 Z. `- \一个是为命令与地址信号服务的VREFCA;另一个是为数据总线服务的VREFDQ。                                        : J: ^* r3 l4 o: O
在布局时,VREFCA、VREFDQ的滤波电容及分压电阻要分别靠近芯片的电源引脚,如图3所示。                                                                                                                ' N+ K6 Y! M! J% U, X& W

) ]1 m0 J1 p: A6 U) J9 G8 [
                                 

7 h2 m9 o: Q; E! @4 }& V% I  S( U
图3:VREF电路布局

, {! |, G1 X" `' n4 Q* l# w( k: r( F1 Q
3.匹配电阻的布局
! m9 \& ]7 p, _2 t  d/ ]# I6 C( K% f% d: n  z/ S2 e1 k
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据可以通过调节ODT 来实现,所以一般建议不用加电阻。
0 S5 ?  Y& O8 U) R' N4 A( @/ A& s# W+ l! U9 n) x
布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。
2 d4 k7 C& A' S8 |
( j" T, m/ S% m* N3 [布局原则如下:
) {: t" y* Y- O; B; ~9 `
+ _7 [8 K8 c( P( e" u7 b; p对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端(FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置)
- S% u6 g7 m2 T4 B8 `3 }7 l7 Z. E7 G* P+ A% i: k( }) u3 S
下图是源端匹配电阻布局示意图;
6 d# x4 ]' Z: Z0 c0 ~1 E" i" V; u  V6 a0 v5 |
; N; d* @- }3 T
图4:源端匹配电阻
3 F4 q! Y9 n) M: i
0 [# S' v; G4 ]
图4:并联端接

7 L' g" E% n$ x2 `. l- |9 p
- a0 T6 J, p( C7 T2 Z5 ]* j0 \( ^而对于终端VTT上拉电阻要放置在相应网络的末端,即靠近最后一个DDR3颗粒的位置放置(T拓扑结构是靠近最大T点放置);注意VTT上拉电阻到DDR3颗粒的走线越短越好;走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(最多两个电阻共用一个电容);VTT电源一般直接在元件面同层铺铜来完成连接,所以放置滤波电容时需要兼顾两方面,一方面要保证有一定的电源通道,另一方面滤波电容不能离上拉电阻太远,以免影响滤波效果。
6 x1 M) n# ]4 p' E( p4 }5 }# C/ B$ S. {! G* h7 q: A
2 d; z) L6 T4 q- Y1 Y
图5:VTT滤波电容

- d" K( K% U' \; Z3 Q7 e* J3 n/ R
DDR3的布局基本没有什么难点,只是要注意诸多细节之处,相信大家都已经学会。( Y' ~# g1 M$ o0 S$ R: E9 o, ?8 e
: b1 D; N$ e, u+ U# ]$ H
) c4 F3 x+ J8 Y/ e+ u0 S6 L/ T
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发表于 2017-1-4 18:28:16 | 显示全部楼层
BGA区域内和区域外做等长哪个好点?
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发表于 2017-2-10 16:54:08 | 显示全部楼层
chenzhouyu 发表于 2017-1-4 18:28
6 C4 X+ o" U" N- ABGA区域内和区域外做等长哪个好点?

, M. p# W& C9 k看布线空间,空间允许的情况下,最好做即时等长
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发表于 2017-2-10 21:03:13 | 显示全部楼层
edadoc 发表于 2017-2-10 16:547 I( Z! m) `: m3 Q2 t
看布线空间,空间允许的情况下,最好做即时等长
5 a$ @" W5 u3 \8 q0 I* z' r
多谢指导!
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发表于 2018-12-7 16:40:24 | 显示全部楼层
正在努力学习中,希望能帮到我 感谢
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发表于 2018-12-8 19:16:15 | 显示全部楼层
下载大神的的原创~~666
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发表于 2018-12-9 06:36:46 | 显示全部楼层
下载了,.....
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发表于 2018-12-9 10:29:08 | 显示全部楼层
正好需要,感谢分享 赞...
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发表于 2018-12-10 11:01:53 | 显示全部楼层
新手,下载学习下!!
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