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DDR布局的那些事

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发表于 2017-1-4 18:00:49 | 显示全部楼层 |阅读模式
作者:一博科技. q7 o$ a: n. [7 n4 N1 H1 @% j
$ F9 N8 g) }8 `% Y8 V5 W
前面高速先生团队已经讲解过众多的DDR3理论和仿真知识,下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了,那么布局自然是首当其冲了。
- d, Z5 c0 o" n6 Y3 D5 _7 E+ T) G6 G- @$ y2 D+ O+ _7 Q; s$ {
对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构,来确定我们是使用T拓扑结构还是FLY-BY拓扑结构.。
7 _1 K1 @  _0 Z6 o( ]' ?) ^/ p6 S# C& T3 F/ I8 D  \- G5 z; l% K
常规我们DDR3的布局满足以下基本设计要求即可:  
7 }, A7 I- v  p4 f" L
  b/ r8 t+ D) `1 w8 z1.考虑BGA可维修性:BGA周边器件5MM禁布,最小3MM。                                            
0 u4 N# v/ D) ~2 ~# |, F2.DFM 可靠性:按照相关的工艺要求,布局时器件与器件间满足DFM的间距要求;且考虑元件摆放的美观性。
8 S' V* w& l: ~' d. i4 i( ]3.绝对等长是否满足要求,相对长度是否容易实现:布局时需要确认长度限制,及时序要求,留有足够的绕等长空间。
* N* `6 u: ?7 X3 d# j) e- {& T2 c5 `4.滤波电容、上拉电阻的位置等:滤波电容靠近各个PIN放置,储能电容均匀放置在芯片周边(在电源平面路径上);上拉电阻按要求放置(布线长度小于500mil)。                               6 X1 `0 ^+ v3 ~  U; c2 J
注意:如有提供DEMO板或是芯片手册,请按照DEMO板或是芯片手册的要求来做。
  }0 |  r% n' C, R
6 V4 F( M+ _0 r1.滤波电容的布局要求 % ]0 w8 [( y/ k' Z, x* c  o
           # g2 d2 ]3 `, F9 u; W
电源设计是pcb设计的核心部分,电源是否稳定,纹波是否达到要求,都关系到CPU系统是否能正常工作。滤波电容的布局是电源的重要部分,遵循以下原则: 3 u1 D7 q/ P+ K! S7 r- I. b
9 h. B4 J% I- n/ P
CPU端和DDR3颗粒端,每个引脚对应一个滤波电容,滤波电容尽可能靠近引脚放置。+ `  Z. f. z3 _; x4 F$ |  V
线短而粗,回路尽量短;CPU和颗粒周边均匀摆放一些储能电容,DDR3颗粒每片至少有一个储能电容。
! n5 \9 r6 v) v3 G( _1 L. P& v. z# C, w
1 k: w3 i+ x  W2 n
图1:VDD电容的布局(DDR颗粒单面放)
# p' J' Q9 J. z% m8 h+ b
0 R) I4 G& D  {* q
如图2所示:VDD电容的布局(DDR颗粒正反贴)

" k" F; q/ T+ R$ G8 G: VDDR 正反贴的情况,电容离BGA 1MM,就近打孔;如可以跟PIN就近连接就连接在一起。& J( }% l" O- G

" W3 C! K+ V; P2.VREF电路布局    
. W% a. `9 _3 L, W+ D在DDR3中,VREF分成两部分:  
* r( w; A+ y/ B5 v" g8 D$ o                                                                     # i, H0 r+ C# y
一个是为命令与地址信号服务的VREFCA;另一个是为数据总线服务的VREFDQ。                                        % H5 X/ g9 B6 g# y( V) K
在布局时,VREFCA、VREFDQ的滤波电容及分压电阻要分别靠近芯片的电源引脚,如图3所示。                                                                                                                4 m: \! ]% H) X  t

) F" H7 \& k6 {6 E
                                 

: G* o8 M. n  ]0 Q3 o( r, i
图3:VREF电路布局
+ E2 d; V" j. U0 C

/ H$ _# O+ v* J, e3.匹配电阻的布局& V6 h) j0 B" W& }: B( f8 v
( B( Z9 b* W, _: W
为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;数据可以通过调节ODT 来实现,所以一般建议不用加电阻。- ]9 Y1 G* h* N0 A! ]- s: v
: q6 S( U- I% g* B+ U# E2 f
布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响。8 A! ?' u# r! p5 S3 @1 \* q

4 j% p4 c! d9 b# B0 B+ H- `7 [4 X8 {布局原则如下:
6 t& c9 b: |! \) [' H) Q* |
) ?6 ^% U2 d2 y3 e, [4 \! U' Q& Q对于源端匹配电阻靠近CPU(驱动)放,而对于并联端接则靠近负载端(FLy-BY靠近最后一个DDR3颗粒的位置放置而T拓扑结构是靠近最大T点放置)% E4 c- ], S: i' H% v: @
( @# F* r+ {, e
下图是源端匹配电阻布局示意图;
5 Y( M+ F0 J4 _/ W" z: i8 @. E' Y7 x" G) d( l. _0 z
3 y/ z0 o( A; E- s0 Q: y
图4:源端匹配电阻

. |6 z" r$ B% M. F  F4 H5 Y

( w# F1 O' b% W7 a& J6 e4 x/ M: h! e
图4:并联端接

$ W+ O( U# E" n5 k
+ z9 G3 z6 d: ?: i: l而对于终端VTT上拉电阻要放置在相应网络的末端,即靠近最后一个DDR3颗粒的位置放置(T拓扑结构是靠近最大T点放置);注意VTT上拉电阻到DDR3颗粒的走线越短越好;走线长度小于500mil;每个VTT上拉电阻对应放置一个VTT的滤波电容(最多两个电阻共用一个电容);VTT电源一般直接在元件面同层铺铜来完成连接,所以放置滤波电容时需要兼顾两方面,一方面要保证有一定的电源通道,另一方面滤波电容不能离上拉电阻太远,以免影响滤波效果。
, B; W4 |" T4 Y6 ?8 x9 R' i- }8 G7 l3 q9 J1 B

. v" w& i, ?% d# U  }
图5:VTT滤波电容

* J8 G  Q& @/ s4 r
" I  B8 L9 x0 j* n% XDDR3的布局基本没有什么难点,只是要注意诸多细节之处,相信大家都已经学会。# |) I( J& p4 A0 f9 v% T& O

3 w7 O7 v; ~% {
; N( G' E; T0 m) C
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发表于 2017-1-4 18:28:16 | 显示全部楼层
BGA区域内和区域外做等长哪个好点?
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发表于 2017-2-10 16:54:08 | 显示全部楼层
chenzhouyu 发表于 2017-1-4 18:28
# r, ^, c, Z% r! F8 h; B+ HBGA区域内和区域外做等长哪个好点?
; L% l7 g- `9 h1 F# o3 z
看布线空间,空间允许的情况下,最好做即时等长
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发表于 2017-2-10 21:03:13 | 显示全部楼层
edadoc 发表于 2017-2-10 16:54& F& m- T" d6 Z9 I; s: }  {
看布线空间,空间允许的情况下,最好做即时等长
! s% g5 w8 w4 Y; T8 b
多谢指导!
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发表于 2018-12-7 16:40:24 | 显示全部楼层
正在努力学习中,希望能帮到我 感谢
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发表于 2018-12-8 19:16:15 | 显示全部楼层
下载大神的的原创~~666
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发表于 2018-12-9 06:36:46 | 显示全部楼层
下载了,.....
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发表于 2018-12-9 10:29:08 | 显示全部楼层
正好需要,感谢分享 赞...
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发表于 2018-12-10 11:01:53 | 显示全部楼层
新手,下载学习下!!
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