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[作业已审核] 孙灵杰-第22次作业-两片DDR3模块设计

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发表于 2022-11-1 22:27:36 | 显示全部楼层 |阅读模式
本帖最后由 cesc 于 2022-11-17 14:08 编辑

作业心得:通过本次两片DDR3的的模块设计学习,让自己的扇孔方法有了进一步提升,两片DDR3做T点设计,DDR数据线向中间扇孔,两片DDR中间扇一排孔,作为主控的连接部分,形成T型连接,分组和SDRAM一致,只不过DDR3多了一组差分,信号线同样保持3W原则,尽量保证同组同层;DDR3等长规则差分对内5mil误差,数据线控制10mil误差;地址,时钟线控制50mil误差;遇到主要问题是在主控连接到地址信号时,连接很多次都走不通,看了看老师做的素材才慢慢联通的,主要是在扇孔的位置,和走线的层有关;

作业: 两片DDR3PCB设计.zip (299.96 KB, 下载次数: 8)


https://www.pcbbar.com/forum.php?mod=attachment&aid=NzMyNzN8MjgxYWViNzcyNmJkZDE5NDczMGMwZjY5NDk3MTBlNmN8MTc0NTEyMTAwMA%3D%3D&request=yes&_f=.zip
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发表于 2022-11-17 14:03:36 | 显示全部楼层
间距可以调整到4mil以上的位置,都调整一下
2022-11-17 14 02 53.png
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发表于 2022-11-17 14:04:15 | 显示全部楼层
短路需要处理一下

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发表于 2022-11-17 14:05:44 | 显示全部楼层
差分对内等长需要修正下,太高了,这个间距一般要小于2倍间距
2022-11-17 14 04 54.png



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发表于 2022-11-17 14:07:18 | 显示全部楼层
数据线与地址控制信号之间的间距拉大一些,20mil以上,能用地线隔离最好

2022-11-17 14 06 35.png
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发表于 2022-11-17 14:07:55 | 显示全部楼层
其它没什么问题
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