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关于时序逻辑赋值延后一个时钟周期

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发表于 2023-2-8 17:51:41 | 显示全部楼层 |阅读模式
工业和信息化部教育与考试中心-电子工程师证书（PCB设计、硬件设计、嵌入式设计），认证报考通道→→点击立即报名
我采用时序逻辑，在cin有效时，对q进行加一计数。但我通过仿真结果并没有延后一周期再进行加一计数# C: D6 n) S5 R: U
这是什么原因
: ~* f: y1 H: [5 E9 }软件是Quartus II 13.0sp1 (64-bit)，仿真软件ModelSim SE-64 10.56 k( R( Q' I- w' ]" N! F7 {
/ o1 p9 R7 A# J

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