代姚越-四层DM-642达芬奇开发板PCB设计作业

铃音

DM642达芬奇开发板练习小结：
1.查芯片手册，弄懂原理图，了解各个单元的功能，
2.让logic和layout同步关联，按模块抓取器件，分模块进行布局
3.按照固定器件的位置确定芯片的摆放方向，布局时注意各个模块的布局要点
4.注意拓扑结构的顺序，按照菊花链的拓扑结构进行布局（注意布局顺序）
5.晶振下面不可以有线穿过，晶振要进行包地处理
6.DDR数据线，每9根线要走一把一起走，并且要等长，按照50mil的标准
7.网口部分注意差分走线，RX与TX要分开走线；处理好跨接，跨接部分要用禁布区来做隔离带

凡亿刘老师

注意顶层GND可以直接铺顶层打铜皮连接或者此处模拟信号可以将gnd走线包地处理：



此处晶振前面的滤波电容可以旋转180度GND朝外放置，然后将晶振以及滤波电容一起包地处理了：


注意变压器上除了差分信号，其他的信号需要加粗20 miL走线宽度：



注意除了跨接器件的地方其他地方不同地网络之间至少间隔2MM：


注意信号线距离板框至少40MIL的间距：


地址数据进行等长并未创建匹配长度网络组：


注意等长线之间注意保证3W间距，避免存在串扰：




RX TX存在飞线 ：


注意485如果没有控制差分100OM就加粗走线走类差分：


注意DRC检查还存在连接性报错：

铃音

凡亿刘老师 发表于 2023-4-12 11:57
注意顶层GND可以直接铺顶层打铜皮连接或者此处模拟信号可以将gnd走线包地处理：

收到，感谢刘老师审阅！麻烦您了！您指出的这些问题我去完善改正，谢谢您！

铃音

凡亿刘老师 发表于 2023-4-12 11:57
注意顶层GND可以直接铺顶层打铜皮连接或者此处模拟信号可以将gnd走线包地处理：

老师，您好，您指出的问题我已经改正了，但是有些问题软件出现了BUG，我的Routl和Layout不能互相转换了，也请教了郑老师，说先这样不管，我能在Routl中修改的，就先修改了。

1.3W问题，空间限制了，实在是保证不了，

2.地址线等长已经修改了，

3.这一段飞线在Routl中修改不了，只能去Layout去连接，