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DDR高频500M跑不起来,可以跑低频200M,pcb有哪些问题?

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发表于 2017-5-31 14:45:56 | 显示全部楼层 |阅读模式
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主芯片用的xilink:xc7z020-1CLG400C 位号U1
DDR :MT41J128M16HA-15E 2片 T型结构
层叠:TOP01-GND02-SINGLE03-POWER04-POWER05-SIGNLE06-GND07-BOTTOM
数据地址线都是走5mil,间距10mil,50欧阻抗,差分对100欧
左边的是U3,右边是U2,U1在下
数据线:每11个为一组,U2上是D0-D15,D0-D7组走第三层,最长912mil,D8-D14组走第6层,最长1100mil;U3上是D16-D31,D16-D23组走第三层,最长1004mil,D24-D31组走第6层,最长889mil;同组同层;数据线内误差是25mil,差分对误差是5mi,以DQSP为等长目标对象,共32位数据线D0-D31。
地址线U1到U2 等长误差25mil,时钟线1780mil;做U1到U3 等长误差25mil,时钟线1768mil,都是已DDR时钟信号为等长目标对象。U2到U3互联是同层6层,CPU到T点不同层,
电源上拉电阻在U2端,上拉电阻的电源芯片放在U2上方,VDD_DDR_VREF在第4层(由3v3转),VDD_DDR 在5层(由5V转)。DDR3信号没有跨越电源分割平面,共15位地址线A0-14
反应现象:SDK里面跑过几次DDR TEST,没有报错,但是linux kernel启动的时候会报各种错误,然后僵死;在Vivado block design 里把DDR时钟从533Mhz降到200Mhz,linux可以正常启动。
问题1:只能跑低频,pcb有问题?
问题2:2片DDR组成的内存多大?
第6层:

5层全铺VDD_DDR电源,2、7层铺gnd。



ower4.jpg (122.83 KB, 下载次数: 0)

第4层电源

3.jpg (125.41 KB, 下载次数: 0)

第三层,左右为数据线


所有打开



(我目前收集到的这次pcb问题:1、端接好像有问题,2.端接的滤波电容靠近端接滤波,3.vref 层挖掉)
有2片 T型结构带端接电阻的pcb可以发我一份?1151615095@qq.com


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发表于 2019-2-11 12:49:18 | 显示全部楼层
能否吧PCB发出来 看看   这样更好的分析问题
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发表于 2021-1-5 18:26:18 | 显示全部楼层
5层全铺VDD_DDR电源,2、7层铺gnd。
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