刘用华-DDR3T型模块的PCB设计作业

lyh.123456 · 发表于 2024-1-2 13:55:22

本帖最后由 cesc 于 2024-1-5 15:14 编辑

作业：DDR3-T.brd

总结：DDR3T型模块的学习总结.xmind

cesc · 发表于 2024-1-5 15:08:53

DDR颗粒里面不要摆放元器件，如果没有正反贴设计的话，滤波电容尽量放在背面靠近管脚

cesc · 发表于 2024-1-5 15:10:19

VREF的还没有联通布线

cesc · 发表于 2024-1-5 15:12:00

蛇形等长的时候自身的间距不能太近，要满足3倍的线宽

cesc · 发表于 2024-1-5 15:13:07

这些都是一样的问题，自身间距太近

cesc · 发表于 2024-1-5 15:13:59

布线时，一组一组的信号是不是可以做的紧凑一些，满足间距要求，不要稀稀拉拉呢

lyh.123456 · 发表于 2024-1-8 11:42:13

好的，这4条，我都记住了，在以后的作业中都要注意了。

[作业已审核] 刘用华-DDR3T型模块的PCB设计作业