张自强-一片SDRAM PCB设计作业

旺仔QQ糖 · 发表于 2024-3-18 23:56:31

本帖最后由 cesc 于 2024-3-19 15:51 编辑

总结：
数据线每9根尽量走在同一层，严格控制3w原则

低八位数据组sdram_data_bus：D0~D7,LDQM为一组，等长误差为±50mil
高八位数据组sdram_data_bus：D8~D15,HDQM为一组等长误差为±50mil
地址线,控制线,时钟线设为一组等长误差为±100mil

cesc · 发表于 2024-3-19 15:50:48

短路的问题要注意检查喔

cesc · 发表于 2024-3-19 15:51:19

这里也是短路

[作业已审核] 张自强-一片SDRAM PCB设计作业

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