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[作业已审核] 金洲梁 4片DDR3的PCB设计

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jzl10010

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发表于 2024-3-20 20:49:28 | 显示全部楼层 |阅读模式

本帖最后由 cesc 于 2024-3-22 11:12 编辑

1、特性阻抗:单端50欧,差分100欧；
2、数据线每11根尽量走在同一层：
(D0~D7, DQM0,DQS0_N,DQS0_P)，(D8~D15, DQM1,DQS1_N,DQS1_P) 1XDDR2
(D16~D23,DQM2,DQS2_N,DQS2_P) ，(D24~D31,DQM3,DQS3_N,DQS3_P) 2XDDR2
3、其他布线要求和DDR是一样的

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cesc

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联合创始人

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发表于 2024-3-22 11:09:47 | 显示全部楼层

电源跟地的引线有点长尽量不要这么去调整

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cesc

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联合创始人

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发表于 2024-3-22 11:11:32 | 显示全部楼层

不同组的数据信号之间，尽量拉大间距

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cesc

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联合创始人

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发表于 2024-3-22 11:12:07 | 显示全部楼层

其他没什么问题

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