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[作业已审核] 邱驰-第二十次作业-DDR3T型PCB设计

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发表于 2024-7-7 18:19:35 | 显示全部楼层 |阅读模式
本次作业难点主要在BGA出线,线拉通了,就简单了。

DDRX2_0707.zip

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发表于 2024-7-12 15:42:40 | 显示全部楼层
这个距离过近了,导致中间走线绕等长空间不够
截图202407121542382074.png
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发表于 2024-7-12 15:43:45 | 显示全部楼层
短路的DRC要处理一下

截图202407121543434818.png
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发表于 2024-7-12 15:44:47 | 显示全部楼层
vref走线不能走在电源层。这样ddr的主电源就被分割乱了

截图202407121544448993.png
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发表于 2024-7-12 15:45:41 | 显示全部楼层
都没联通

截图202407121545391000.png
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发表于 2024-7-12 15:46:46 | 显示全部楼层
能满足3W的位置要修3W,不是搞个区域规则了事

截图202407121546441609.png


截图202407121546597944.png
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发表于 2024-7-29 02:38:48 | 显示全部楼层
cesc 发表于 2024-7-12 15:46
能满足3W的位置要修3W,不是搞个区域规则了事

啊这,没修完
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