高斐龙-常用存储器设计-4片DDR3的PCB设计作业-（菊花链）

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1、2片DDR相对于CPU对称式布局
2、滤波电容靠近IC管脚进行摆放
3、DDR相对距离，当中间无排阻时:600-800mil当中间有排阻时:800-1000mil
4、数据线串接电阻-1一般放在DDR与控制器中间，并联电阻靠近串接电阻放置，可放于其背面，具体位置可由仿真决定。
5、DM信号是数据线的掩码，一般都是点到点的单向传输，要求串接电阻放在控制器端，并联电阻放在DDR端。
6、地址线、控制线、时钟线是单向传输，且一般都是点到多点的拓扑结构。要求串联电阻靠近控制器端，多个DDR间使用远端分支，分支尽量短且等长，并联电阻放在DDR端第一个T点处，长度不超过500mil;走菊花链拓扑的，并联电阻放在最后一个DDR后面，长度不超过500mi。
7、差分时钟信号是单向传输，串接电阻靠近控制器端，点到点的终端匹配电阻尽量靠近DDR，或放在DDR之后，点到多点，可以使用地址线的拓扑结构，终端匹配电阻放在第一个T点处。
8、特性阻抗:单端50欧,差分100欧
9、数据线每10根尽量走在同一层(D0~D7,LDM,LDQS),(D8~D15,UDM,UDQS
10、信号线的间距满足3W原则，数据线、地址(控制)线、时钟线之间的距离保持20mil以上或至少3W3.
11、空间允许的情况下,应该在它们走线之间加一根地线进行隔离。地线宽度推荐为15-30mil
12、VREF电源走线先经过电容再进入管脚，Vre电源走线线宽推荐不小于20mil,与同层其他信号线间距最好20mil上
13、所有信号线都不得跨分割,且有完整的参考平面，换层时，如果改变了参考层，要注意考虑增加回流地过孔或退藕电容。
14、两片以上的DDR布线拓扑结构优选远端分支，T点的过孔打在两片DDR中间;
15、菊花链需得到仿真验证或芯片layout Guide要求。(一般主控支持读写平衡的才支持菊花链)
16、所有DDR信号距离相应参考平面边沿至少30-40mil。任何非DDR部分的信号不得以DDR电源为参考。