刘强-四片DDR（菊花链）模块的pcb设计作业

王德法 · 发表于 2024-8-15 19:02:10

ddr相对于CPU对称式布局，滤波电容靠近IC管脚进行摆放。地址线、控制线、时钟线是单向传输，串联电阻靠近控制器端，数据信号线分为高八位和低八位，并加上地址掩码信号，每组分别11根，同组同层进行走线，单端信号控制50欧姆阻抗，差分信号控制100欧姆阻抗，信号线之间保持3W原则。

cesc · 发表于 2024-8-16 14:03:14

这各距离可以放近一点
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