Chiplet异构集成概述

逍遥设计自动化

引言随着摩尔定律接近极限，半导体行业正在探索新方法来持续提高集成线路的性能、功率效率和成本效益。Chiplet异构集成将传统的片上系统（SoC）设计重新设计为更小的功能块，称为Chiplet。本文将探讨Chiplet异构集成的概念、优势、挑战以及各种实现技术。
什么是Chiplet?Chiplet是功能性集成线路块，通常由可重用的IP（知识产权）块组成。与将所有功能集成到单个整体芯片的传统SoC不同，基于Chiplet的设计将这些功能分割成独立的较小芯片，可以使用不同的工艺制造，然后使用先进的封装技术集成。
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5 L3 F. \; G) d* m8 e' J  a图1：两种Chiplet异构集成方法：（a）芯片分割和集成，（b）芯片分区和集成。
9 D3 w$ ?" D" _' a' T$ vChiplet异构集成的优势1. 良率提升：较小的芯片具有更高的良率，从而降低制造成本。图2说明了这一概念：
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7 e0 g. \8 n+ @3 P* ]0 K图2：整体设计和各种Chiplet设计的良率与芯片尺寸的关系。
7 m! v  ^4 |3 b% m/ k2. 上市时间：芯片分区可以加快开发速度。
! N6 q/ z; }: B/ {+ v# o3. 成本降低：AMD证明，使用Chiplet进行CPU核心设计可以将32核CPU的硅设计和制造成本降低最多40%。
4. 散热优势：将芯片分散在封装中可以改善热管理。
Chiplet异构集成的挑战

接口和复制逻辑需要额外面积

更高的封装成本

增加的复杂性和设计工作

需要适合Chiplet设计的新方法[/ol]
9 B* |- p& }8 ~9 O9 @) o用于Chiplet集成的先进封装技术为支持Chiplet异构集成，出现了几种先进的封装技术：1. 有机基板上的2D Chiplet集成：这种方法将Chiplet并排放置在有机基板上。AMD的EPYC处理器使用了这种技术。

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4 A% q! g' l5 y7 b. w5 y$ H图3：AMD第二代EPYC在有机基板上的2D Chiplet异构集成。
2. 有机基板上的2.1D Chiplet集成：这种方法在有机基板上添加薄膜层，以提高互连密度。新光电气的i-THOP（集成薄膜高密度有机封装）是这种技术的一个例子。
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$ b/ I, H, o' w9 s图4：新光电气在有机基板上的2.1D Chiplet异构集成。
, a3 [0 j- A- Y1 G- t硅中介层上的2.5D Chiplet集成这种技术使用带有硅通孔（TSV）的无源硅中介层来连接Chiplet。台积电的晶圆级封装（CoWoS）是一个突出的例子。
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: V* R( ?! C% V* i& R6 {图5：在无源TSV中介层上的2.5D（CoWoS-2） Chiplet异构集成。
3D Chiplet集成这种方法使用带有TSV的有源中介层垂直堆叠Chiplet。英特尔的Foveros技术是这种技术的主要代表。
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1 F8 r  f  C7 W7 Q- H+ T( j/ B4 ]图6：英特尔的3D Chiplet异构集成（Foveros）。
带硅桥的Chiplet集成这种方法在有机基板中嵌入硅桥来连接Chiplet。英特尔的EMIB（嵌入式多芯片互连桥）使用了这种方法。
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  F& h; i! K- D图7：英特尔在带硅桥的有机基板上的Chiplet异构集成（Agilex FPGA）。
封装叠加（PoP） Chiplet集成这种技术垂直叠加封装，通常结合逻辑和存储Chiplet。苹果的A系列处理器使用这种方法，结合台积电的InFO（集成扇出）技术。

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- Q7 j8 d% t8 f6 p图8：苹果iPhone的PoP InFO Chiplet异构集成。
案例研究：1. AMD的EPYC处理器：AMD的第二代EPYC服务器处理器展示了Chiplet设计的强大功能。通过使用Chiplet，AMD实现了比整体设计更高的核心数和性能，同时还降低了成本。
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图9：AMD的芯片成本比较：Chiplet（7 nm + 12 nm）与整体（7 nm）。
2. 英特尔的Lakefield处理器：英特尔的Lakefield移动处理器使用Foveros 3D封装技术垂直堆叠Chiplet。这种方法可以在适合移动设备的紧凑形态下实现高性能。

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图10：使用Foveros技术的英特尔Lakefield移动处理器。

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图11：Lakefield处理器横截面的扫描电子显微镜图像。
未来趋势半导体行业在Chiplet集成技术方面不断创新，些新兴趋势包括：1. 更细的互连间距：英特尔已经展示了10 μm间距的混合键合技术，相比Lakefield使用的50 μm间距有了显著提升。

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9 z; t0 ~1 S( x$ t图12：英特尔的Foveros技术：微凸点（50 μm间距）和无凸点（10 μm间距）技术对比。
2. 3DFabric集成：台积电的3DFabric技术为Chiplet集成提供全面的平台，涵盖前端到后端的工艺。
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5 q4 k1 W9 ~9 @/ c图13：台积电3DFabric集成概念。
3. 混合键合：台积电的集成芯片系统（SoIC）技术使用混合键合进行芯片到芯片和芯片到晶圆的集成，与传统的微凸点方法相比，提供了更好的热性能和能量性能。
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图14：SoIC与传统3D IC的热性能和能量性能比较。
# }* O) g8 Z8 K, G5 i- i6 I结论Chiplet异构集成代表了半导体设计和封装的范式转变。通过将复杂系统分解为更小、更易管理的Chiplet，制造商可以优化性能、降低成本并缩短上市时间。虽然在标准化和设计工具方面仍然存在挑战，但基于Chiplet设计的潜在优势正在推动行业快速创新。
& @( j. Z  C+ w+ g& _0 H展望未来，可以预期Chiplet集成技术将继续进步，包括更细的互连间距、改进的热管理和更复杂的3D集成技术。AMD EPYC处理器和英特尔Lakefield等产品的成功证明了基于Chiplet设计的可行性和潜力。
对于希望利用Chiplet技术的公司来说，权衡不同集成方法之间的利弊，并选择最适合其特定应用需求、性能目标和成本限制的方法非常重要。随着生态系统的成熟和标准的出现，Chiplet异构集成将在塑造半导体设计和制造的未来方面发挥重要作用。
参考文献J. H. Lau, "Semiconductor Advanced Packaging," Singapore: Springer Nature Singapore Pte Ltd., 2021.

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