【芯片交付】交付质量活动之——项目整体checklist

阅读模式 · 发表于 2024-8-5 12:07:00

【芯片交付】交付质量活动之——Design Checklist
【芯片交付】交付质量活动之——DV Checklist
前两篇完成之后，按照正常的节奏肯定是要继续输出一篇项目整体交付checklist的。但是呢这就遇到了一个非常大的问题，因为这里我的经验值无限接近于0，并且也没有足够的能力来攒出一版。所以最后的办法就是，在网上查资料吧一边查一边借助工具进行转译，正好也学一学整芯片项目交付时到低有哪些需要注意的事项。在重点查阅了以下几篇文章，选择了最贴近于项目交付checklist的文章与大家进行分享。分享的内容大部分为工具译出，结合了我一部分的校对与理解，到后面实在不懂的地方就直接摆翻译结果了，推荐大家可以直接阅读原文件。

整体checklistDesign data sanity(设计数据的合理性)备注：design data可以理解为交付的源数据如HDL、原理图、网表、约束文件的集合。
设计数据是否完全一致？确保设计数据在所有方面（与设计意图和需求）都是一致的，包括所有的设计修改是否都被正确地传播和更新。
设计数据库是否未被篡改？确认设计数据库没有被非法篡改，例如使用文本或流编辑器进行修改。
源数据是否未在物理设计开始后被修改？确保在物理设计开始之后，没有任何源数据被修改。
所有验证步骤是否已在最新设计版本上执行？包括仿真、电气规则检查(ERC)、时序验证、设计规则检查(DRC)、版图与原理图对比(LVS)等步骤。
所使用的单元库和/或晶体管模型是否确实适用于目标制造工艺和工作条件？确保所选用的库元件和模型与生产过程和操作条件相匹配。
所有库元件是否已被完全表征？注意库开发者有时为了提升或适配属性（如面积、传播延迟、功耗等）可能输入了“0”或其他默认值，这些数值是否存在尚未确定的配置。
Pre-synthesis design verification (前综合设计验证)是否是一个比特真实和周期真实的行为模型（在HDL、C或Matlab中）？确认是否已经创建了一个可以精确表示电路行为的模型，并且这个模型是用硬件描述语言（HDL）、C语言或Matlab实现的。（个人理解，即交付的是可流片可制造的电路模型，无论基于何种语言实现。）
这个电路模型是否已经在系统级仿真中进行了全面测试？确保电路模型已经在系统级别进行了彻底的测试，以验证其在不同条件下的性能。
系统设计者是否检查并接受了所获得的结果？系统设计者需要检查仿真结果，并确认这些结果是否符合预期，是否可接受。（个人理解，所有结果比对应该有过review，无法比对的需要进行波形确认或其他评审。）
用于模拟行为模型的逻辑探针是否系统地覆盖了电路将要操作的所有模式和条件？逻辑探针应该能够覆盖电路在所有预期的工作模式和条件下的行为。
逻辑探针是否还涉及不常见的情况，例如异常的控制流程、损坏的输入数据、数值异常（例如除以零）、溢出和下溢、截断和舍入、超出习惯范围的数据值、非合理频率比等？需要确保仿真也考虑了这些不常见的情况，以验证电路在这些情况下的行为是否符合设计要求。
Clocking (时钟)是否使用了一致的时钟规范？需要确认是否在整个设计中应用了统一的时钟策略。
所有的双稳态元件是否都是边沿触发的（触发器）或电平敏感的（锁存器）？需要检查所有双稳态元件是否遵循了设计中的触发方式。
不要忘记检查由综合器生成的块（例如数据路径、有限状态机、边界扫描逻辑）、宏单元（例如寄存器文件、流水线数据路径）和大型单元（例如微处理器核心、通信接口）。
是否完全没有违反同步设计的分离原则？需要追踪所有时钟分配路径，并检查所有依赖或与时钟信号交互的单元和终端。
时钟树是否仅仅被用于触发器、锁存器或门控电路的时钟输入，而没有参与其他逻辑？
电路是否完全没有来自异步设计的问题？例如交叉耦合的门（例如与非或或非型SR振子）、其他具有零延迟反馈回路的组合网络、单次触发器和单稳态触发器、时钟分频器和其他临时频率倍增子电路（除了在主时钟上运行的干净PLL设计）、原始的时钟门控（而不是安全的时钟门控子电路）、延迟线、环形振荡器、危险抑制网络（冗余逻辑、低通滤波器等）？
所有时钟信号是否在任何情况下都无各种冒险或毛刺风险？
在单边沿触发的单相设计中，所有双稳态是否在同一边沿操作？
如果有任何边沿触发的宏单元，如RAM或大型单元，它们是否也在同一边沿操作？
在电平敏感的双相设计中，是否所有逻辑路径都从由第一个时钟信号驱动的锁存器开始，并在由第二个时钟信号驱动的锁存器结束？
所有驱动时钟是否具有足够短的上升时间和下降时间？
在版图设计之后，是否重新检查了上升时间、下降时间和时钟偏斜？
如果提供了片上时钟振荡器，是否有一个外部时钟输入可以绕过它进行测试？
整个电路是否是真正的静态CMOS网络？也需要检查由综合器生成的块、宏单元和大型单元。
如果使用动态逻辑，那么电路将操作的最低允许时钟频率是多少？这个操作极限是如何确定的？电荷保持、电荷共享和电荷衰减是否已经被适当建模？
Gate-level considerations (门级考虑)是否存在全局复位？它是同步还是异步操作？需要确认设计中是否有一个全局复位信号，以及它是如何被触发的（同步或异步）。所有双稳态元件（典型的如触发器）是否连接到复位引脚？如果没有，需要考虑将它们全部带入已知状态（归零序列）需要多少个时钟周期。计数器、有限状态机和作为反馈回路一部分的双稳态元件需要特别关注。多时钟域会进一步复杂化问题。如果存在全局异步复位，用户是否可以随时自由地应用和释放复位信号，而不冒险违反时序或导致电路以不一致的状态启动？如果存在限制，它们是否可以接受？异步复位输入是否没有被误用为除了整体初始化之外的其他任何用途？是否没有组合逻辑作用于它们？需要追踪所有复位分配路径，并检查所有依赖或与复位信号交互的单元和终端。（如之前所说，时钟和复位不应用于组合逻辑中，也不应该有预期外的组合逻辑影响他们。）复位树的叶单元与时钟分配树的叶单元是否基本相同？如果存在例外，是否已被理解和确认？如果一些异步复位输入依赖于除全局复位之外的信号，那么是否可以保证该局部复位在任何情况下都无危险？电路是否完全没有零延迟循环（即组合逻辑环）？如果不是，是否可以在任何情况下排除竞态条件？特别注意连接到零延迟逻辑网络的Mealy机。最长时序路径是否已知？其延迟是否适用于最慢的PTV条件和电路必须操作的最高的时钟频率？最短路径是否已知？其延迟是否适用于电路必须操作的所有PTV条件？建立时间、保持时间、污染延迟和传播延迟定义了输入/输出时序。所有四个参数是否为所有主要输入和输出所知？（备注：寄存器污染延迟即最小传播延迟D2Q，即假定寄存器的的建立时间和保持时间均得到满足，输入端（D）信号被复制到输出端（Q）所用的最小时长。）它们为外部电路提供了合理的数据有效窗口吗？数据-有效和数据-调用间隔如何受到PTV变化的影响？HDL分析器、综合器、逻辑优化器或技术映射器是否有任何警告或错误消息？如果有，是否完全理解了？从综合中获得的双稳态元件的数量和性质是否符合预期？如在本应是边沿触发的设计中出现锁存器。在同步设计中，具有异步置位和复位输入的触发器也是如此。如果包含快照器，是否确保它们从未被用于数据存储的目的？（我没有理解snappers是什么器件，到目前为止在工作中也没有接触到，欢迎大家解惑。）Design for test (测试设计)是否有足够覆盖的内置自测试？如果没有，是否通过测试结构如扫描路径、块隔离和边界扫描(scan)保证了可控性和可观察性？是否有大型子电路被片上RAM和其他难以访问的电路项目所遮蔽？是否有任何宽计数器或累加器可能需要过多的测试向量才能达到某些关键状态（例如溢出）？如果是这样，它们是否可以通过主输入或通过扫描路径进行预置？(个人理解，在EDA测试中通过force一些计数器初始值的方式就属于这一条。）所有双稳态是否都是扫描路径的一部分（full scan）？如果不是，是否在将设计发送到制造之前获得了测试向量？是否确定并满意故障覆盖率？测试向量是否允许以满意的分辨率定位故障？所需的测试向量数量是否可以接受？如果使用部分扫描，所有未扫描的存储元件（触发器、计数器、RAM等）是否在扫描模式下被禁用？在扫描路径中，是否有任何双稳态元件作用于某些其他顺序子电路的异步复位？组成一个扫描路径的所有触发器是否由相同的时钟边沿触发？在扫描模式下，是否关闭/屏蔽了所有时钟门控？在测试模式下，是否也验证了（时钟）偏斜余量？请记住，扫描路径特别容易受到时钟偏斜的影响。在正常电路操作期间以及在测试模式下，是否保证了对多驱动节点的一次访问？请记住，扫描输入和扫描输出可能会导致在正常电路操作期间从未达到的状态。（这部分我就看不太懂了，推荐大家看原文档。）在插入扫描和物理设计之后，设计是否被重新仿真？这样的仿真是否包括了扫描输入和扫描输出序列？是否有任何门或单元的输入被永久地连接到0或1？如果是这样，它们是否在测试模式下被控制？Electrical considerations (电气考虑)是否没有CMOS门输入或MOSFET栅极电极未留下未连接的？确保所有的输入端和栅极电极都已正确连接，没有悬空。
所有驱动器是否尺寸适当以处理它们的负载？检查驱动器的大小是否适合它们所驱动的负载。
是否有节点存在过度的上升时间和下降时间？检查是否有节点的上升和下降时间超出了规格要求。
关于复位分配网络，情况如何？确保复位信号的分配网络设计得当。
是否所有主要输出都有垫片驱动器，并且它们是否尺寸适当以在给定的时序要求下为外部负载提供足够而非过度的驱动能力？检查垫片驱动器是否能够驱动外部负载，同时避免过大的驱动能力。
核心逻辑是否能够处理垫片驱动器所施加的负载？确保核心逻辑能够承受由垫片驱动器引入的负载。
如果提供了额外的测试垫片用于探测，每个这样的垫片是否已通过适当的驱动器从核心逻辑中电气解耦？确保测试垫片不会对核心逻辑造成干扰。
是否有电平转换器在逻辑信号从一电压域传递到第二个电压域的每个点上？检查电平转换器是否正确地将信号从外部电平转换为内部电平。
接地和电源垫片的数量是否与开关电流相称？记住，时钟和同时开关的主要输出对浪涌电流和地弹有重大贡献。
是否尽可能地将垫片框架和核心逻辑的地和电源网络解耦？确保地和电源网络尽可能独立，以减少相互干扰。
芯片是否包含任何需要特别保护免受噪声耦合影响的模拟子电路？检查是否有模拟电路可能受到噪声影响，并采取适当的保护措施。
是否进行了噪声分析（地弹和串扰），并且噪声余量和建立/保持余量是否提供了足够的裕度？进行噪声分析，确保有足够的噪声裕度。
布局和封装寄生参数是否已在这些分析中被考虑？在进行噪声分析时，需要考虑布局和封装的影响。
电路中是否包含多驱动器节点，即由三态输出驱动的节点？如果是，控制逻辑是否在所有情况下都排除了冲突。
如果多驱动器节点在长时间内（例如，假设超过几百纳秒）未被驱动，是否有上拉/下拉或快照器防止它们漂移？
电路是否使用传输门？如果是，所有传输门是否在电气上正确嵌入，以排除如驱动器冲突、浮空节点、不良信号电平、过慢的上升和下降时间、反向信号传播、电荷共享以及与现实不一致的仿真结果等不愉快的意外情况？
所有垫片是否都配备了针对静电放电（ESD）损坏的保护网络？确保垫片具有足够的ESD保护，并通过了相关的测试。
垫片是否已根据其ESD保护和锁存避免特性进行了资格认证？确保ESD抗性适合预期的存储、运输、处理和操作条件。
Pre-layout design verification (前布局设计验证)是否使用了静态验证技术（代码检查、网络表筛选、电气规则检查）以确保所有网络表符合标准完整性规则？确保没有错误消息，并且如果有任何警告，其原因已被完全理解。
用于模拟网表的逻辑探针是否系统地覆盖了电路将要操作的所有模式和条件？确保探针能够覆盖所有预期的操作模式和条件。
除了在前综合验证中考虑的覆盖问题外，检测各种低级弱点可能需要额外的仿真向量。仿真是否还解决了边缘时序条件、不完美的信号波形（由于噪声、抖动、不良边沿、毛刺、反射等）等问题？
仿真输出是否通过仿真器将实际响应与预期响应进行比较进行了系统验证，还是仅通过视觉检查完成？确保仿真输出经过了适当的验证。
仿真周期是否根据标准的四阶段方案（激励应用、被动时钟边沿、响应采集、主动时钟边沿）组织？如果是，确保没有无意识的不一致性。如果不是，获得的向量是否独立于速度并且真正可移植？
如果设计包括三态节点或动态逻辑，是否在仿真中对电荷衰减进行了建模？使用了现实的衰减时间进行仿真。
是否所有仿真都是使用一致检查和报告时序违规的模型进行的？记得SPLICE类型的模型没有这样的能力。是否有任何关于建立违规、保持违规或其他时序问题的报告？
是否所有仿真都启用了未定节点的报告，并正确设置了？在主动时钟边沿之前或输出数据被采样之前，是否有任何节点被报告为未定？
是否使用静态时序验证预测了斜坡时间、最短和最长路径长度、偏斜余量和I/O时序？
如果没有，至少是否使用不同的时钟频率进行了仿真运行？
对于基于库的设计，所有与时序相关的分析是否参考了现实的PTV（工艺、温度、电压）条件？注意库由其供应商以1（标称）的减额定因素表征，针对大约25°C的结温和/或典型工艺结果。
对于晶体管级设计，时序相关的分析是否考虑了n沟道和p沟道晶体管的不同工艺输出，例如标称/标称、慢/慢、快/快、慢/快和快/慢？它们是否还涵盖了相关的温度和供电电压条件范围？
在最终网表中，是否在逻辑优化后重新检查了测试结构的存在，如扫描路径、用于生成辅助测试信号的额外逻辑以及其他非功能性结构？
Physical considerations (物理考虑)是否追踪了所有地线、电源线、时钟线和全局复位线？确保所有关键的线路都已经正确追踪，没有短路或意外的中断。
是否有任何意外不连续性？检查是否存在任何非预期的线路中断。
是否所有供电线路都在尽可能厚的高层金属上布线？确保供电线路使用尽可能厚的金属层以减少电阻。
是否它们没有不必要的接触点、过孔和几何限制？供电线路应避免不必要的接触点、过孔和几何限制，以减少寄生效应。
是否所有重负载线路都已相应地调整尺寸？重负载线路需要加宽以承载更大的电流。
是否所有的过孔和/或接触点在关键的宽线上都足够大，并且进行了优化？过孔和接触点在关键线路上需要有足够的尺寸，以减少阻抗。
是否所有常规垫片（regular pads）都来自适当的库？确保所有垫片都使用了正确的库，以适应目标工艺的金属选项。
如果提供额外的测试垫片用于探测，它们是否都由最顶层金属制成？额外的测试垫片应使用最顶层金属，并确保有足够的重叠，以形成密封。
是否所有的阱都被适当地连接到Vss（p阱）或VDD（n阱）？确保所有的阱都正确地连接到了它们的供电或接地网络上。
所有使用的库单元是否包含体连接（阱和衬底接触）？如果没有，体连接的密度是否足够，是否提供了防止闩锁效应所需的低电阻路径？
在版图中，n沟道和p沟道MOSFET是否一致地分开，以破坏横向BJT？确保在版图中适当地分隔n沟道和p沟道MOSFET，以避免形成不期望的横向双极晶体管。
版图是否包含任何违反版图规则或可能给光刻设备带来过重负担的结构？检查版图中是否有任何可能违反制造规则或对光刻设备造成困难的结构。
键合图案是否符合制造规则？确保键合图案符合制造工艺的要求。
Post-layout design verification (后布局设计验证)从这节开始，就单纯进入学习和不懂模式了。是否执行了所有以下验证步骤？

布局规则检查 (DRC): 确保布局设计没有违反任何制造工艺的规则。

布局提取 (extract): 从布局中提取电路的网络表，用于后续的电路仿真和分析。

与原理图网络表比较 (LVS): 比较布局提取的网络表和原理图网络表，确保它们是一致的，没有布局过程中引入的错误。

后布局时序验证: 包括斜坡时间、时钟偏斜、关键路径和I/O时序的验证。

后布局仿真: 考虑布局寄生效应、工艺、温度和电压变化、片上变化以及噪声引起的抖动。
布局寄生参数、工艺、温度和电压(PTV)变化、片上变化(OCVs)以及噪声引起的抖动是否已经被考虑？确保在仿真和验证过程中考虑了所有这些影响因素。是否在反标注过程中为所有延迟和能量参数分配了最佳可能的估计值？反标注是将布局阶段提取的寄生参数回注到电路图上，以获得更准确的仿真结果。
是否确保所有延迟和能量参数的名称在反标注过程中完全匹配，以避免错误？参数名称不匹配可能会导致反标注过程出错。
如果报告了任何警告或错误，是否完全理解了背后的原因，并且可以安全地认为它们对电路的正确功能和制造产量没有影响？对于在验证过程中出现的任何警告或错误，都需要彻底理解并确保它们不会影响电路的性能和制造。
是否进行了足够的随机检查和验证计算，以防止没有产生任何消息的错误发生？进行随机的检查和计算，以确保没有遗漏任何可能的问题。
是否有任何区域被排除在布局规则检查或布局提取之外？如果有，需要确认这些区域是否真的正确。
如果使用手工布局，是否有每个单元的电路图，以便与从布局提取中得到的网络表进行比较？手工布局需要有对应的电路图，以便于验证和比较。
Preparation for testing of fabricated prototypes (为制造的原型测试做准备)是否从功能仿真运行中获取了用于原型验证的测试向量，并在这些仿真中观察了以下点？

标准四阶段方案，可能包括一个更长的时钟周期。仿真应遵循标准的操作步骤，包括激励应用、被动时钟边沿、响应采集和主动时钟边沿。

归零序列是否限制在几个时钟周期内？确保将电路带入已知状态的序列不会过长。

是否有内部节点通过仿真器命令被强制、充电或以其他方式初始化为已知状态？避免使用仿真器命令直接干预电路的内部节点。

如果包括多驱动器节点，是否在电荷衰减时间为零的情况下进行了仿真？确保仿真考虑了多驱动器节点的特殊情况。

如果使用快照器，是否已在仿真目的下将它们断开连接？在仿真中，不需要的快照器应该被断开。

所有主要输入在仿真期间是否显示出相关活动？确保所有输入在仿真期间都有活动。

每个主要输出是否至少切换了一次？确保所有输出在仿真期间至少有一次状态变化。

所有主要输入、所有主要输出、所有三态控制信号和所有方向控制信号是否出现在跟踪文件中？跟踪文件应该包含所有相关的信号。

跟踪文件中的所有信号是否在正确的时间获取，例如在(90 ns + k - 100 ns)？信号的采样时间需要准确。

跟踪文件格式是否符合自动测试设备(ATE)文件格式？确保跟踪文件的格式适合自动测试设备。
是否有来自仿真的波形图，用于初始化阶段的比较，以便于与测量信号进行比较？波形图可以帮助理解电路在初始化阶段的行为。是否为每个主要输出记录了它如何依赖于主要输入和/或电路的逻辑状态，即它表现为Mealy、Moore或Medvedev输出？需要明确每个输出的行为特性。
Thermal considerations (热考虑)是否估计了整体功耗？是否包含了来自芯片外负载的贡献？需要对芯片的总功耗进行评估，包括芯片外部负载的功耗。
预计在所有预期操作条件下，使用键合方法、封装类型和冷却系统，芯片将处于什么温度范围？需要预测在所有预期的操作条件下，芯片可能遇到的温度范围。
芯片温度是否保持在对半导体技术、单元库、封装和安装技术所能接受的范围内？确保芯片温度在安全范围内，不会对芯片的性能和可靠性造成影响。
这些温度变化对芯片性能有何影响？如果芯片上有模拟子电路，它们将如何受到影响？考虑温度变化对芯片整体性能的影响，特别是对模拟电路部分的影响。
Board-level operation and testing (板级操作和测试)是否在IC封装和PCB板上清晰地标识了引脚排列方案？确保IC封装和PCB板上的引脚排列方案清晰可见，以避免混淆。
是否为每个IC配备了去耦电容器？它是否具有足够高的谐振频率？它是否以提供低电感路径的方式接线？去耦电容器对于稳定电源和减少噪声至关重要，需要确保它们的规格和连接方式正确。
是否所有地和电源引脚都连接到了GND和VDD？确保所有的地和电源引脚都正确连接。
地和电源网络上的噪声电压是否可接受？检查地和电源网络上的噪声水平是否在可接受范围内。
是否需要对任何板级线路进行终止？检查是否有线路需要特殊的终止处理，以减少信号反射等问题。
是否在移动到逻辑分析仪进行故障排除之前，使用示波器检查了信号完整性？在使用逻辑分析仪之前，使用示波器检查信号完整性，因为逻辑分析仪等二进制值仪器不适合检测和定位如过载、慢边沿、噪声、振铃、反射、抖动、驱动器冲突、不稳定、漂移节点、时钟偏斜等电气问题。
Documentation (文档)是否有一份数据表提供了用户操作芯片所需的所有信息？一个充分的数据表应包括：

功能描述（行为，输入到输出的关系）。

框图（高层结构）。

内部寄存器、数据格式、数据流向、状态图等的描述。

对控制和数据输入的所有不支持情况的声明（模式的非法组合、寄生值、数值范围限制等）。

对控制和数据输出的所有支持情况的声明。

垫/引脚列表，包括信号名称、信号类型（输入/输出/双向/三态）、信号极性（高/低电平或上升/下降/任意边沿）、信号功能。

输入和输出电压水平、驱动能力、上拉/下拉电阻器。

包括波形图的初步信号时序信息，说明这些信息是如何获得的（最坏情况/典型/最佳情况仿真或实际测量；如果是，是在哪些部件和在哪些PTV条件下）。

绝对最大额定值（电压、温度、ESD抗性等）。
是否有一份记录，包含了同行工程师审查、测试、合格、错误修正、修改和重用设计所需的所有数据？一个充分的文档应包括：

有关所用制造工艺和单元库的信息，如果有的话。

所用晶体管和/或单元模型的引用。

包含以下信息的单元层次结构图：单元是有记忆的还是无记忆的、单元的类型（标准单元、宏单元、大型单元、复合单元）、它是如何获得的（综合、原理图输入、手工布局）、所使用的时钟方案、以及所包含的测试结构。