【芯片设计】异步电路碎碎念（三） 异步逻辑的处理原则

【芯片设计】异步电路碎碎念（二） 异步逻辑的电路危机
看过了跨异步的基础概念和引发问题后，继续学习下应该如何处理跨异步的场景，总结起来跨异步处理的大原则有以下几个（可能并不完全，欢迎补充）：
寄存器输出跨异步信号推荐是寄存器输出，具体来讲脉冲信号必须由寄存器输出，电平信号根据实际使用场景可以进行选择，当然我觉得吧如果面积不瓶颈的话，都采用寄存器输出是完全没问题的。
脉冲信号不能通过组合逻辑输出必须是寄存器的干净输出，因为组合逻辑在电路中必然存在毛刺，这个毛刺一旦被同步器采集到那么就是一个错误的有效信息传往下级模块，这是应当尽量避免的。
电平信号因为电路本身对跳转沿不敏感，因此对于寄存器输出这项并没有严格的要求。
维持足够时间源时钟域的信号如果想被目的时钟域时钟采样到(同步器时钟必然为目的时钟)，那么信号需要维持足够长的时间。这个时间我看到了几处说法比喻“三个沿”准则，自己采纳的是T+Tset+Thold+Tskew即目的时钟周期+建立时间+保持时间+最大时间抖动，这么要求的原因当然是保证目的时钟可以顺利的采样到源脉冲信号。
当然了实际应用中，很多时候直接要求至少2T的维持时间。如果源信号宽度不够的话，是需要进行信号展宽的。

同步过程中不要有组合逻辑这点本身和寄存器输出好像有些重合，不过这里强调的是在跨时钟同步打拍的过程中不要有组合逻辑的存在，事实上只要我们使用成熟的跨异步打拍单元，必然不会存在这个问题的。“避免在同步器的触发器之间放置任何组合逻辑，因为这可能会降低同步器的MTBF。组合逻辑的输出可能会出现毛刺并引起时序问题，最终会导致亚稳态。”
同步器的中间信号不允许使用由于多级同步器中的第一个（三拍同步器中的第一个和第二个）触发器可以进入亚稳态条件，因此切勿将第一（二）个触发器的输出用作任何单元的逻辑输入，这样做有可能在设计中传播亚稳性。

总线/多比特跨异步不能简单打拍多比特信号在进行同步时，简单打拍会导致最大的问题是每比特恢复为正确值的时间点是不同的，那么目的时钟域会采样到错误的总线数值，因此多比特信号跨异步需要进行特殊处理，处理的手段也很多后面会讲到。
接收域避免再收敛什么是再收敛呢？就是接收域对同一个发送域的两组跨异步信号在采样后进行了组合逻辑的合并操作。再收敛行为是应该明确禁止的，因为无法保证两组或多组信号的同步顺序，因此有可能对错误的数据进行采样。如果必须对这些信号进行组合逻辑以用于接收域，那么最好将它们在发送域中完成逻辑后再进行跨异步来克服一致性的问题。
打拍需要与时俱进是打两拍还是打三拍呢？教材里还是以打两拍为范例的居多，而在高速高工艺的前沿芯片领域，大部分已经是打三拍的场景占据多数。随着工艺的发展，频率的提升，以后可能会进入打四拍五拍的时代？当然这也就要求我们在进行同步器设置时需要参数化设计。
异步复位一定要纳入跨异步考虑异步复位是一个独立的话题，在这里就不展开了，在考虑异步问题时千万别忘记异步复位就可以了。

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