编号:20170904 PCB公益评审报告

PCBQA

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如果您的PCB需要评审，请以邮件的方式发送给我们，我们一般在1个工作日之内安排评审
4 d* s5 j8 ]  K8 O) q7 }邮件格式：PCB公益评审+项目名称
9 X* B6 i# m1 g5 l4 W! t邮件地址：pcbqa@fany-eda.com
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1、走线金桔太近了，容易产生串扰，请满足3W规则 这样可以让串扰降到合理范围，速率越高要求越严格
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  f' v' J  v- I: ^8 c+ d+ c2、这种地方是电源的载流瓶颈，电流不够 在这些过孔挡住了的地方 请适当加粗点 考虑实际的载流面积 不要两头大 中间小

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3、晶振走线和器件的摆放请采用π型滤波方式进行摆放和走线，并且走线间距尽量短一些
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; }+ t+ J9 n% M. ?5 f% d0 D5 |4 c具体可以参考以下一下的要求

布局要求：

1、布局整体紧凑，一般放置在主控的同一侧，靠近主控IC。

2、布局是尽量使电容分支要短（目的：减小寄生电容，）

3、晶振电路一般采用π型滤波形式，放置在晶振的前面。

布线要求：

1）走线采取类差分走线；

2）晶体走线需加粗处理：8-12mil，晶振按照普通单端阻抗线走线即可；

3）对信号采取包地处理，每隔50mil放置一个屏蔽地过孔。

4）晶体晶振本体下方所有层原则上不准许走线，特别是关键信号线。（晶体晶振为干扰源）。

5）不准许出现stub线头，防止天线效应，出现额外的干扰。

7、继电器为干扰源，请本体下面挖空处理。并且，走线需要加粗处理。

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4、平面分割和正片敷铜其实是一样的 你的分割不合理 存在瓶颈 然后还存在孤铜 请拉开隔离带之间的间距  并且考虑分割的实际敷铜面积 不要造成瓶颈

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5、 板子存在开路DRC 这种板子做出来直接报废 请设计者认识到问题的严重性
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6、DDR走线 请严格按照DDR的设计规范进行走线  布线满足3W原则，目前太近了

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7、相邻层走线不要重叠，请调整一下
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8、其他问题 丝印没有调整 不满足生产要求  请调整还有其他细节请自己多检查

lfly07

( v" G  ?. I% z+ B) A  p很给力的资料，感谢楼主的分享。

songhexin8

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