编号:20170907 PCB公益评审报告

PCBQA

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  {$ t: Y2 F# y- d, R邮件格式：PCB公益评审+项目名称
3 v5 \$ f$ g" F# \* H" Y1 Q邮件地址：pcbqa@fany-eda.com
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. W8 |. ^7 G' N6 g8 ?6 s1、USB为供电管脚 电源输入主干道要加粗一般按照20mil过载1A电流进行评估，目前是开始时候大 但是后面变太小了不符合要求，表层过孔没起作用可以删掉
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2、这类电源输入输出主干道分不清楚，造成走线、打孔出现问题，第一脚为输入  第5脚为输出  第3脚 只是一个使能信号脚 走线10mil就够了 不需要敷铜
# A7 ?6 Z; z: K: [$ G! ^请优化输入和输出管脚 过载大电流的，其他几个不再一一指出 一样的 请先理清楚输入输出
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3、滤波电容的放置 非常差，请靠近管脚进行放置，尽可能的近一些，走线先经过滤波电容滤波之后再进入IC管脚。
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4、SDRAM需要进行等长布线，走线间距不满足3W原则 走线太近 ，请严格按照SDRAM相关规范进行布局布线
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4 d- o) U/ t: G8 d* S; b+ o; U5、平面分割问题严重，存在过载通道太细，出现孤铜 无法载流的问题，这个板子通过这种分割 核心电源无法满足供电 板子跑步起来的


; g; K8 H0 e6 b4 r% S$ t- X建议你看下凡亿PCB四层核心板的Demo的设计：https://item.taobao.com/item.htm ... cju&id=536934512329
很多问题 这个视频当中都有进行讲解
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6、关于晶体的滤波方式 请采用π型滤波方式，电容放在前面，注意其他地方也类似检查

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具体设计要求请参考以下内容：
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布局要求：

1、布局整体紧凑，一般放置在主控的同一侧，靠近主控IC。

2、布局是尽量使电容分支要短（目的：减小寄生电容，）

3、晶振电路一般采用π型滤波形式，放置在晶振的前面。

布线要求：

1）走线采取类差分走线；

2）晶体走线需加粗处理：8-12mil，晶振按照普通单端阻抗线走线即可；

3）对信号采取包地处理，每隔50mil放置一个屏蔽地过孔。

4）晶体晶振本体下方所有层原则上不准许走线，特别是关键信号线。（晶体晶振为干扰源）。

5）不准许出现stub线头，防止天线效应，出现额外的干扰。

7、继电器为干扰源，请本体下面挖空处理。并且，走线需要加粗处理。

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7、走线 请考虑 GND的回流问题 考虑后期等长的空间 考虑阻抗及串扰等问题（3W），存在问题太多 建议此版进行重新设计

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cesc

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bidinghong

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