王灿坚-4片DDR3存储器模块的PCB设计作业

倾风无依

总结：

1.掌握4片DDR的布局方式：1）采用菊花链的拓扑结构，4片DDR同行排放并保持一定间距，CPU与DDR保持700mil左右的间距，方便走线；2）数据线串接电阻放在DDR与控制器中间，并联电阻靠近串接电阻放置，可放于背面，地址线、控制线、时钟线的串联电阻靠近控制器，并联电阻放在最后一个DDR后面；3）滤波电容和退耦电容要靠近CPU和DDR的管脚，均匀放置；2.掌握DDR的布线方式：1）采用单端50om，差分100om阻抗的布线方式；2）采用数据分组的方式，分成各种组别，每一组需走在同一层面，数据线组内控制在50mil以内等长，时钟、地址、控制线组内控制在200mil以内的误差，时钟差分对内误差控制在5mil以内；3）线与线之间尽量保持3W以上的原则，数据线，控制线，时钟线之间要保持20mil以上的距离；4）所有的信号线都不得跨分割，且有完整的参考平面。

凡亿周老师

检查多余的线头