【科普】一文读懂PCI-Express硬件接口

硬件电子工程师

PCIe接口全称PCI Express，由PCI-SIG组织发布的用于替代PCI总路线的新一代高速串行总线与接口。PCIe接口版本经历PCIe1.0、PCIe2.0、PCIe3.0，目前主流应用的PCIe接口为PCIe2.0。
+ M8 @  W- u9 O7 \8 }PCIe作为高速差分串行接口用于替代PCI单端并行接口，在进行物理层信号测试时，不同于PCI利用同步时钟（33MHz）进行数据读写，PCIe通过高达2.5Gbps的速率对信号进行收发操作，硬件测试时主要关注其参考时钟（100MHz）和差分收发信号（2.5Gbps或5Gbps）。
, c1 k# b9 F8 ~& [  M

azwk4cb0ppw6408535754.jpg

1、PCIe接口硬件特性PCIe规范非常复杂，规格分为基本标准（Base）和CEM标准（Card Electromechanical），前者主要描述PCIe的基本结构、协议、链路层、物理层以及软件接口，适用于所有PCIe接口，后者重点关注PCIe接口在PCI桌面/服务器中的应用策略，包括各种类型的插卡的定义与使用等，两个规范互有关联，要理解芯片级互连的硬件（电气）特性要求，需要深入分析两个规范。
0 u3 ^7 G3 j' Z! w" y( b; o

2u4m02zwwfm6408535854.jpg

2、PCIe基本拓扑结构PCIe CEM标准规范根据PCIe器件的位置将PCIe分成三种拓扑结构：

芯片级互连，PCIe器件在同一系统单板上；

插卡级互连，PCIe器件通过插卡与系统板插座互连，系统板和插卡上各有一个PCIe器件；

背板级互连，PCIe器件分别在两种插卡，通过背板（或系统板）上插座完成PCIe互连。
5 M0 c3 s. v! Q- k

gjikbowrg4e6408535954.jpg

图2.1?1、芯片级互连
, w& a; _5 D" B5 Y1 A

xbceurmqroo6408536054.jpg

/ ~$ I+ n+ c' Y5 C图2.1?2、插卡级互连
$ |# C( a- B2 L4 d9 h, G) d

hx2g055hecv6408536154.jpg

图2.1?3、背板级互连
其中，插卡级互连与背板级互连多用于PC或服务器的主板，PCIe CEM规范对其硬件电气特性描述非常详细，且主流的高端示波器厂家都提供了一致性测试夹具和软件，这里不作描述。
3、芯片级互连PCIe电气特性芯片级PCIe互连在通信产品中应用极为广泛，目前几乎完全替代PCI接口，成为了芯片互连的标准接口。芯片级PCIe接口通过是1 lane的差分串行线连接，主要信号包括复位、参考时钟Refclk以及收发差分串行SerDes信号，复位信号较为简单，PCIe规范没有特殊要求，本文重点讨论Refclk与SerDes信号要求与测试。

cnhiosughu06408536254.jpg

3.1 参考时钟Refclk±关于PCIe参考时钟， PCIe Base 2.1规范中没有对Refclk的电气特性有明确说明，只是在4.3.7章节说明对于2.5GT/s系统的时钟参考《PCE Express Card Electromechanical Specification, Rev.2.0》。

am4ayyq2dey6408536354.jpg

查看PCIe card 2.0，对差分时钟Refclk±有明确的电气特性要求，如下所示。
- B) C$ a$ x0 q, Z8 O; q8 @

zgp1f2tsn016408536455.jpg

* A0 F1 w0 [! s" |1 N2 h

myclmgakhc06408536555.jpg

, v- O* ]9 u  b# ^
: N; _) I2 @/ G/ b$ l* o' z

eiihaisq04s6408536655.jpg

3 q; z# C6 R7 n8 c+ |# G  \6 j从规范的要求来看，对输入参考时钟重点关注时钟频率（周期）、占空比、上升/下降沿、差分输入高低电平、边沿单调性、单端交叉点电平以及周期间抖动等指标。

a4g2nthb4ek6408536755.jpg

6 B0 ]3 L& `6 |对于PCIe参考时钟的使用，一般也有两结构Common-clock bus与 Source synchronous bus，前者是通过晶振或差分时钟驱动器同时给PCIe的主（master）从（slave）器件提供参考时钟，后者是同主器件驱动时钟给从器件接收。对于common-clock模式，主从器件的参考时钟都要测试，PCIe接口中的参考时钟只是作为基准时钟使用，对差分信号没有同步要求，所以不需要测试主从时钟的时延skew，对source syschronous模式，只需要在从器件测试参考时钟的接收端即可。
4 M' a5 \& @2 x+ b$ a3.2 高速串行差分信号RXD±与TXD±PCIe2.X支持5GT/s和2.5GT/s两种速率，对于板内芯片级互连来说，驱动端（Transimitter）信号质量不是最重要的，重点关注接收端（Receiver）信号的电气特性要求。
PCIe Base 2.1中第4.3.4章节对Receiver的电气特性有了明确要求。
' q' l. q9 o) Q' ?1 z2 I3 \

1xbvpsm5dld6408536855.jpg

8 D7 }8 J# T7 G9 K/ H- P: W
  Z# k% [$ t7 f, e( m! Q1 x& |

qvr3hvqlswc6408536955.jpg

从规范得出，Receiver重点关注差分信号眼图和抖动，对应VRX-DIFF-PP-CC和TRX-EYE-MEDIAN-to-MAX-JITTER，同时，测试时需要设计Rx PLL的带宽。
+ }& N7 W" V- p' A! q% T9 d4、PCIe接口硬件测试根据上述章节对芯片级PCIe硬件电气特性的描述，PCIe硬件测试主要包括PCIe参考时钟测试和PCIe接收端信号测试。
" u* Y6 T, v( g9 B4.1 PCIe参考时钟测试PCIe参考时钟Refclk±为差分信号，分单端测试和差分测试，前者使用两个有源单端探头同时测试参考时钟的正负端，测量交叉点电压VCROSS，同进观察边沿单调性；后者利用差分探头测试差分时钟的正负端，测量项包括频率、上升/下降沿斜率、差分高低电平、点空比、边沿单调性、时钟抖动等。具体测量项见下表所示。
表4?1 PCIe参考时钟特性测试数据

qljocpgc2wd6408537055.png

4.2 PCIe接收端信号测试PCIe串行数据信号测试，只测试信号的接收端（RXD在master端测试，TXD在slave端测试），测试点尽量靠近芯片引脚处。因PCIe规范对数据交叉电压没有要求，数据信号主要是测试差分信号，单端不作测试。测试内容分为眼图和抖动，测试时注意示波器PLL带宽的设置。
表4?2 PCIe数据测试数据
8 J+ @, V0 r  B4 h

w0k1vxpfu3n6408537156.png

5、PCIe硬件测试案例以某通信产品为例，测试其WIFI与CPU互连的PCIe接口信号，测试结果如下。
表5?1 PCIe时钟测试数据

34zx5cszep16408537256.png

8 v( |9 M& c* N. B' X( }& e, @" T表5?2 PCIe时钟测试数据
, ]8 Z2 b# Y( r: R" l

32smgbltgln6408537356.png

- U7 T$ [1 R& Q" x4 ]) t

x5zecl3kq316408537456.png

wetq3f5cjbh6408537556.jpg

图5?1 PCIe参考时钟测试波形

lqjrybqmv5d6408537656.png

1 Q: g3 g0 R0 I; m) c, ]
图5?2 PCIe接收端RXD测试眼图
  s+ ?- }. M0 z; l& a/ D
( T- i0 V# T' K3 _

图5-3 PCIe接收端TXD测试眼图