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简介' i6 H: {8 n5 n) X
在半导体行业继续追求纳米级缩小电路的同时，涉及更大尺度（数百或数千纳米）的技术可能在未来五年内同样引人注目。Hybrid bonding可以将两个或更多芯片堆叠在同一封装中。+ g1 I4 f5 b2 B- q& I* p
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图1：Hybrid bonding 在两个芯片的铜互连之间建立高密度的3D连接。在这个案例中，Imec成功实现了每400纳米一个连接。
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2 H7 a& o+ p4 a+ d0 e9 y& ]& R图2：Hybrid bonding的基本制程6 y4 {4 ^: L& I+ Y: a& Y, N$ c
6 {. C, Y3 R ]1 f8 e' W7 Y2 B7 U上图展示了Hybrid bonding的基本制程。两个晶圆（或一个芯片和一个晶圆）面对面对齐，表面覆盖有氧化物绝缘层和略微凹陷的铜垫，这些铜垫与芯片的互连层相连。
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9 g9 H P" [3 ?' D0 W3 C" \2 d* MHybrid bonding技术允许芯片制造商在处理器和存储器中增加晶体管数量，尽管晶体管本身的缩小速度已经放缓。在2024年5月于丹佛举行的IEEE电子元件与技术会议（ECTC）上，来自世界各地的研究小组展示了对这项技术的多项改进，其中一些成果可能导致3D堆叠芯片之间连接密度创纪录：每平方毫米硅片上可达700万个连接。2 Y! b& a* U- Z7 C" y% V P
* [1 V7 d3 h* w3 V5 u+ H! p这些大量连接的需求源于半导体进展的新性质。英特尔的Yi Shi在ECTC上向工程师们解释，摩尔定律现在受到一个称为系统技术协同优化（STCO）概念的支配。在这个概念下，芯片的功能（如缓存内存、输入/输出和逻辑）被分别制造，每个功能都使用最适合的制造技术。然后，可以使用Hybrid bonding和其他先进的封装技术将这些子系统组装在一起，使其性能与单片硅相当。但这只有在高密度连接可以在单独的硅片之间以小延迟和低能耗传输数据时才能实现。% Q0 x- {! O1 Y
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在所有先进封装技术中，Hybrid bonding提供了最高密度的垂直连接。因此，它是先进封装行业增长最快的领域。根据Yole Group的技术和市场分析师Gabriella Pereira的说法，整个市场预计到2029年将增长两倍多，达到380亿美元。Yole预测，到那时Hybrid bonding将占市场的约一半，尽管目前它只占很小一部分。
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u4 T) \6 p a6 I! u9 O$ U- g0 u/ i在Hybrid bonding中，铜垫被建立在每个芯片的顶面。铜周围是绝缘体，通常是二氧化硅，而垫本身略微凹陷于绝缘体表面。在对氧化物进行化学修饰后，两个芯片被面对面压在一起，使凹陷的垫对齐。然后，这个"三明治"结构被缓慢加热，导致铜膨胀跨越间隙并融合，连接两个芯片。, g1 t7 O% B; R$ q' w
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改进Hybrid bonding6 q g+ k# R5 l) P+ H& g# l4 m+ d
研究人员正在通过多种方法改进Hybrid bonding技术：% _% d' X1 y, J1 o/ H
表面平整化：为了以100纳米级的精度将两个晶圆结合在一起，整个晶圆必须几乎完全平整。化学机械平坦化（CMP）过程在这里起着关键作用。粘合强度：研究人员正在尝试使用不同的表面材料（如碳氮化硅而不是二氧化硅）和不同的化学活化方案来确保平整部分足够牢固地粘合在一起。铜连接控制：控制铜垫之间间隙的大小非常重要。三星的Seung Ho Hahn报告了一种新的化学过程，希望通过每次蚀刻一个原子层的铜来精确控制这个间隙。改善铜连接质量：东北大学的研究人员报告了一种新的冶金方案，可能最终生成跨越边界的大型单晶铜，这将降低连接的电阻并提高其可靠性。简化粘合过程：一些实验旨在降低形成键所需的退火温度（通常为300°C），以最大限度地减少长时间加热对芯片的潜在损坏风险。应用材料公司的研究人员提出了一种方法，可以将退火时间从数小时大幅缩短到仅5分钟。
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?4 k7 p5 G" z) x9 V芯片到晶圆（CoW）的Hybrid bonding& k6 d) \/ X, A9 @% L4 L8 \' E
芯片到晶圆（CoW）的Hybrid bonding对先进CPU和GPU制造商来说更有用：它允许芯片制造商堆叠不同大小的Chiplet，并在绑定到另一个芯片之前测试每个芯片，确保他们不会因单个有缺陷的部件而毁掉昂贵的CPU。
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然而，CoW面临着WoW（晶圆到晶圆）的所有困难，而且缓解这些困难的选择更少。例如，CMP被设计用来使晶圆平整，而不是单个芯片。一旦芯片从源晶圆上切割下来并经过测试，就很难再改善其粘合准备状态。9 X% A0 o( w1 y6 \9 J
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尽管如此，英特尔的研究人员报告了具有3微米间距的CoW混合键合，而Imec的团队甚至实现了2微米，主要是通过在芯片仍然附着在晶圆上时使其非常平整，并在整个过程中保持其超级清洁。两个团队都使用等离子体蚀刻来切割芯片，而不是使用传统的专用刀片方法。与刀片不同，等离子体蚀刻不会导致边缘出现碎屑，这些碎屑可能会干扰连接。它还允许Imec团队塑造芯片，制作倒角边缘，以缓解可能破坏连接的机械应力。; s3 v6 o0 O( w( F! Z% a/ S
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CoW Hybrid bonding对高带宽内存（HBM）的未来重要。HBM是DRAM芯片的堆栈（目前为8到12层高），位于控制逻辑芯片之上。它通常与高端GPU放置在同一封装中，对于处理运行大型语言模型（如ChatGPT）所需的大量数据重要。目前，HBM芯片使用微凸点技术堆叠，在每层之间有微小的焊料球，周围是有机填充物。: a1 D; m4 c5 I {8 h
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但随着AI推动内存需求不断增加，DRAM制造商希望在HBM芯片中堆叠20层或更多。微凸点占用的体积意味着这些堆栈很快将太高，无法与GPU正确地配套在封装中。Hybrid bonding将缩小HBM的高度，并使热量更容易从封装中散出，因为层间的热阻会降低。! n9 P& W6 |( j5 `- t
$ s! o8 ]8 m v在ECTC上，三星工程师展示了Hybrid bonding可以产生16层HBM堆栈。三星高级工程师Hyeonmin Lee表示：“我认为使用这项技术制造超过20层的堆栈是可能的。”其他新的CoW技术也可能有助于将Hybrid bonding引入高带宽内存。CEA Leti的研究人员正在探索所谓的自对准技术。这将有助于仅使用化学过程就确保良好的CoW连接。每个表面的某些部分将被制成疏水性，某些部分制成亲水性，从而导致表面能自动滑入到位。
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7 s4 f2 q4 f X" Z; w1 c0 y在ECTC上，来自东北大学和雅马哈机器人的研究人员报告了类似方案的工作，使用水的表面张力来对准实验性DRAM芯片上的5微米垫，精度优于50纳米。
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) a5 E% V" b4 VHybrid bonding的未来
0 y% G% A+ ~* B* q, `研究人员几乎肯定会继续减小Hybrid bonding连接的间距。台湾积体电路制造公司（TSMC）路径研究系统项目经理Han-Jong Chia在ECTC上告诉工程师们，200纳米的WoW间距不仅可能，而且是可取的。在两年内，TSMC计划引入一种称为背面供电的技术（英特尔计划在今年年底前引入同样的技术）。( Q2 T9 z- D `& Z" W4 M
1 \+ {' J5 S& T' W& j: q这是一种将芯片的大块供电互连放在硅表面下方而不是上方的技术。随着这些电源管道的移开，最上面的层可以更好地连接到更小的Hybrid bonding键合垫，TSMC研究人员计算出。具有200纳米键合垫的背面供电将大大降低3D连接的电容，使能效和信号速度的衡量指标比使用400纳米键合垫时提高多达8倍。3 o7 Y4 s6 }/ A" t
- _$ V3 Y4 B# o7 N! B" D) c未来，如果键合间距进一步缩小，Chia建议，可能会出现"折叠"电路块的实用方法，即电路块跨两个晶圆构建。这样，块内现在的一些长连接可能能够采取垂直捷径，潜在地加快计算速度并降低功耗。# a* ~" A" [) I2 |$ U1 E
: q3 l- f: ?1 {! U' N) IHybrid bonding的应用可能不仅限于硅。CEA Leti的Souriau表示：“今天有大量关于硅到硅晶圆的开发，但我们也在研究氮化镓和硅晶圆以及玻璃晶圆之间的Hybrid bonding...各种材料之间的结合。”他的组织甚至展示了用于量子计算芯片的Hybrid bonding研究，这涉及超导铌而不是铜的对准和键合。! E1 W5 w: u! Z' d- @$ D9 t8 p2 w
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Souriau说："很难说极限会在哪里。事情发展得非常快。"
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6 Y6 P$ j4 J( m$ L3 W) S `' MHybrid bonding在光电子领域的应用; F5 U0 o, y3 P" U* O* [7 O
随着数据中心和高性能计算对带宽和能效的需求不断增加，光电子技术正成为一个重要的发展方向。Hybrid bonding技术在这一领域也展现出巨大潜力，特别是在光电子集成芯片（PIC）、硅基光电子（SiPh）和光电共封装（Co-Packaged Optics）等应用中。7 i! r' s1 q5 \" Q7 l9 d
0 X7 p# }& i4 f% q1. 光电子集成芯片（PIC）：& C& U9 T5 s" V( X* G
Hybrid bonding技术使得将光学元件（如激光器、调制器和探测器）与电子控制电路紧密集成成为可能。这种紧密集成可以显著提高PIC的性能，减少信号损失，并提高整体系统的效率。6 ^+ m3 T( j- L6 X# `
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2. 硅基光电子（SiPh）：
7 J" n# @# n0 X, H0 a- o* C4 u在硅基光电子领域，Hybrid bonding可以用于将专门的III-V族材料（如铟磷或砷化镓）制成的激光器和探测器与硅基光波导和电路结合。这种方法结合了不同材料的优势，克服了硅作为间接带隙半导体在光发射方面的固有限制。* l$ V6 @0 \6 Z0 |" T# F$ W* S
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3. 光电共封装（Co-Packaged Optics）：
! ]4 t$ s- n1 v; I' z6 E* v( @对于数据中心和高性能计算应用，光电共封装正成为一个重要趋势。Hybrid bonding技术可以实现光学引擎和交换芯片的紧密集成，减少电信号传输距离，从而降低功耗并提高数据传输速率。
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Hybrid bonding在这些应用中的优势包括：
+ m, G0 A3 I+ w/ I: l6 W5 N更高的集成度：允许光学和电子元件在更小的空间内紧密排列。改善的热管理：通过更好的热耦合，有助于管理光电器件的热量。更短的互连：减少光学和电子信号之间的传输距离，提高性能。更好的信号完整性：减少寄生效应，提高高速信号的质量。7 \1 d. z2 T, P8 y1 I
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然而，将Hybrid bonding应用于光电子领域也面临一些挑战：
# [ W$ g% f4 F6 i材料兼容性：确保不同材料系统（如III-V族半导体和硅）之间的良好界面。对准精度：光学元件通常需要亚微米级的对准精度。热膨胀匹配：不同材料的热膨胀系数差异可能导致应力和可靠性问题。良率考虑：集成更多元件可能增加整体良率风险。
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研究人员和工程师正在积极解决这些挑战。例如，一些团队正在开发新的对准技术和界面材料，以改善不同材料系统之间的兼容性。其他研究则专注于优化Hybrid bonding工艺，以满足光电子器件的特殊需求。' x: {+ `# D- }" ~( U
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结论% M0 R" m0 J- K9 s8 X
Hybrid bonding技术正在推动芯片制造和封装技术的革新。从高性能计算到光电子集成，这项技术都展现出巨大的应用潜力。随着研究人员继续突破技术极限，我们可以期待在未来几年看到更多基于Hybrid bonding的创新产品和解决方案。
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在材料兼容性、对准精度和热管理等方面仍然存在一些技术挑战，但Hybrid bonding无疑将在未来的半导体和光电子产业中扮演关键角色。随着这些挑战被逐步克服，我们可能会看到更多创新应用的出现，如更高性能的AI加速器、更高带宽的内存系统，以及更高效的光电集成设备。
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% ], B3 E& J" H0 QHybrid bonding技术的持续发展不仅将推动电子产品的性能提升，还可能催生全新的应用领域和产品类型。它为工程师和设计师提供了新的工具，使他们能够突破当前技术的限制，创造出更加先进和高效的系统。. W7 y: l; X- n8 _% }
, c$ {0 A2 P( C9 O+ G, V参考来源[1] S. K. Moore, "Hybrid Bonding Plays Starring Role in 3D Chips," IEEE Spectrum, Aug. 11, 2024. [Online].
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关于我们：9 C; V8 p. V8 D0 @1 q1 V" O
深圳逍遥科技有限公司（Latitude Design Automation Inc.）是一家专注于半导体芯片设计自动化（EDA）的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。
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