IEEE Transactions on CAD | Floorplet：性能感知的Chiplet集成框架

逍遥设计自动化

引言
在集成电路(IC)设计领域不断发展的背景下，Chiplet作为应对摩尔定律挑战的解决方案逐渐兴起。Chiplet是小型的、专用的集成电路，可以组合成更大、更复杂的系统。这种方法有许多优点，包括降低成本、提高可重用性以及集成异构组件的能力。然而，设计高效的Chiplet架构也带来了独特的挑战，特别是在性能优化和可靠性方面。

! ]' P* ^8 F2 b3 o2 N; G为了应对这些挑战，研究人员开发了Floorplet框架，用于共同优化Chiplet架构的平面布局和性能。本文将探讨Floorplet的关键组成部分，并展示如何利用它创建更高效、更可靠的Chiplet设计[1]。
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, O5 u& I" k. A5 m  X理解Chiplet及其挑战
  U" r/ i" c, c& @6 f: D在深入了解Floorplet的细节之前，了解Chiplet的概念以及为什么在IC设计行业越来越受欢迎非常重要。Chiplet是一种集成电路，包含了整个系统功能的一个明确定义的子集。与传统的单片系统级芯片(SoC)不同，基于Chiplet的架构允许更灵活和更具成本效益的设计。
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' A% l) L/ q: w) A/ |6 j; ~" p* R图1：基于Chiplet的2.5D封装架构。这张图展示了使用多Chiplet架构的2.5D封装的组成部分。

然而，基于Chiplet的设计也带来了新的挑战：

性能下降：Chiplet之间在中介层上的额外物理线长可能导致延迟增加和整体系统性能降低。

可靠性问题：Chiplet集成中使用的先进封装技术可能引入可靠性问题，如翘曲和凸点应力，这些问题可能影响功能并缩短系统的使用寿命。

设计复杂性：在基于Chiplet的设计中平衡性能、成本、面积和可靠性需要复杂的工具和方法。
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2 _2 r$ ?3 D& v3 o- m- `) oFloorplet框架
6 u* h9 |) t: A5 H. y7 CFloorplet通过提供一套全面的工具来解决这些挑战，用于设计和优化基于Chiplet的架构。该框架由三个主要组成部分组成：
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parChiplet：将现实的SoC划分为功能性Chiplet的算法。

simChiplet：用于评估不同平面布局方案对性能影响的模拟平台。

optChiplet：考虑多个目标的平面布局优化框架，包括可靠性、成本、面积和性能。
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让我们详细探讨每个组成部分。

, A7 v/ ?0 V$ Q+ ]$ E6 x1. parChiplet：Chiplet生成
设计基于Chiplet的系统的第一步是将单片SoC划分为更小的、功能性的Chiplet。parChiplet通过分析SoC的层次结构并将其划分为可以独立制造和分析的组件来完成这项任务。

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- V1 X  D3 x. j" G8 n- q" ]* n: ~图2：SoC组件的层次树。这个图表展示了如何将SoC划分为功能块以生成Chiplet。

parChiplet算法在划分SoC时考虑了几个因素：
$ z! S$ j+ {4 f7 K(1) 功能完整性：确保紧密通信的电路宏单元保持在一起。
(2) 面积约束：控制划分的粒度，以平衡制造可行性和成本收益。
(3) 可重用性：创建可作为可重用IP组件用于多个系统的Chiplet。
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parChiplet的输出是一组具有明确定义的功能和面积规格的Chiplet，这些Chiplet构成了基于Chiplet架构的基本构建块。

& u0 H% H9 {( o0 {* o* {' o2. simChiplet：性能评估
一旦生成了Chiplet，评估不同平面布局设计对整体系统性能的影响就变得非常重要。simChiplet是基于Gem5模拟器构建的模拟平台，用于模拟基于Chiplet架构的应用工作负载、通信模式和内存层次结构。
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# g) c3 i: K% c8 f8 z) q图3：嵌入到Gem5平台的模拟流程。这个图表展示了simChiplet组件如何与Gem5模拟器集成以评估Chiplet性能。
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3 Z3 D0 I" ~7 c/ |% r6 {simChiplet的主要特点包括：
(1) 数据移动频率分析：该平台报告Chiplet对之间的数据交换频率，这对优化Chiplet放置非常重要。
(2) 延迟建模：simChiplet结合了延迟-线长模型，根据Chiplet在中介层上的物理分离来估计Chiplet之间的通信延迟。
2 f. d- ]& s# Z7 K  k0 {% H, Y(3) 工作负载模拟：该平台可以运行各种基准测试，以评估不同Chiplet配置在实际工作负载下的性能。
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+ \+ ~& M. N. f* h5 H. m4 TsimChiplet生成的性能数据为平面布局优化过程提供了宝贵的输入，使设计人员能够就Chiplet放置和互连做出明智的决策。

3 J# ]/ _& @* K! k& ]3 ?2 I3. optChiplet：平面布局优化
Floorplet框架的核心是optChiplet，这是一个复杂的平面布局优化工具，考虑多个目标以产生最佳的Chiplet布局。optChiplet使用数学规划技术来平衡各种设计目标和约束。

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0 K5 B0 u: i, v图4：2.5D封装中的Chiplet平面布局设计。这张图展示了Chiplet在硅中介层上放置的例子，说明了平面布局优化问题的复杂性。
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optChiplet中的优化过程分为两个阶段：
  Q$ n5 \' W( q: k$ J, i" G(1) 主要平面布局：这个阶段关注基本放置，考虑以下因素：

Chiplet尺寸和方向

线长最小化

面积优化

翘曲约束

避免凸点应力

(2) 性能感知平面布局：这个阶段结合simChiplet的性能数据进一步优化放置，考虑以下因素：
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Chiplet之间的数据移动频率

通信延迟优化

性能与其他目标（如面积、成本）之间的权衡
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图5：基于Chiplet架构的平面布局设计（C=16和C=22）。这些图像比较了主要平面布局解决方案和性能感知平面布局解决方案，展示了Floorplet框架实现的改进。
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optChiplet使用复杂的数学模型来表示各种设计约束和目标。例如，包含以下模型：
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翘曲计算：估计由于热应力导致的封装弯曲。

凸点应力：确保热点凸点周围有足够的间距以降低失效风险。

成本估算：基于良率和焊接过程等因素计算2.5D封装的总成本。
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通过同时考虑所有这些因素，optChiplet可以产生有效平衡性能、可靠性和成本的平面布局解决方案。
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实验结果和效益
+ W' `% P- A2 @6 O" j# R3 nFloorplet框架已在各种基于Chiplet的架构上进行了测试，相比传统平面布局方法显示出显著的改进。一些主要结果包括：

通信成本减少：Floorplet平均减少了24.81%的Chiplet间通信成本。

性能提升：该框架将完成工作负载的平均时钟周期减少了13.18%。

最小面积开销：性能感知平面布局仅增加了0.86%的总封装面积，这是为显著性能提升所做的小幅权衡。

可靠性增强：通过考虑翘曲和凸点应力问题，Floorplet提高了基于Chiplet设计的整体可靠性。
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图6：延迟-线长模型。这些图表显示了(a)Chiplet之间线长的分布和(b)延迟权重与线长之间的关系，这对Floorplet中的性能优化非常重要。

6 {5 l3 R- }. g* M3 S% _$ j结论
随着半导体行业继续推动摩尔定律的边界，基于Chiplet的架构提供了有前途的发展方向。Floorplet框架为设计和优化这些复杂系统提供了全面的解决方案，解决了性能、可靠性和成本方面的关键挑战。
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通过整合Chiplet划分、性能模拟和多目标平面布局优化，Floorplet使设计人员能够创建更高效、更可靠的基于Chiplet的架构。随着这项技术继续发展，像Floorplet这样的框架将在塑造集成电路设计的未来方面发挥关键作用，促进更强大、更具成本效益的电子系统的开发。
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. f  H' Q: k7 P8 U$ u0 s参考文献
[1] S. Chen et al., "Floorplet: Performance-Aware Floorplan Framework for Chiplet Integration," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 43, no. 6, pp. 1638-1649, June 2024.
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