IMEC更新 | 背面供电网络革新芯片设计

逍遥设计自动化

引言
随着半导体技术不断进步，传统的集成电路供电方法正面临重大挑战。现代芯片日益增加的复杂性和密度已经推动正面供电网络达到极限，促使研究人员和制造商探索创新解决方案。背面供电网络（BSPDN）就是受到广泛关注的方案。本文将探讨BSPDN的概念、优势、关键技术以及在2D和3D芯片设计中的潜在应用[1]。

& u6 @, ^4 G" {4 B. V' ]- d理解供电网络
7 r# a  K% T) u$ M' n3 K. E' |在探讨背面供电之前，了解传统供电网络的运作方式很有必要。在常规芯片设计中，电源通过晶圆正面的后端金属层（BEOL）供应。这种方法已经服务于业界数十年，但随着芯片设计日益复杂，正面供电方式逐渐显现出问题。

ei1vtcchewg6402429943.png

图1：传统正面供电网络的示意图。该图说明了电源如何通过BEOL的多个金属层供应。
3 u% U+ c3 k' r# r/ C) N; F' c
8 Q% z1 D* x2 ~. w. b7 k在传统的正面供电网络中，电源需要穿过15-20层BEOL堆栈。随着金属线和通孔在接近晶体管时变得更窄，其电阻增加，导致功率损耗和电压降。这种现象被称为IR降，在每一代新技术中变得更加明显，使得在电压调节器和晶体管之间保持所需的10%功率损耗余量变得更具挑战性。

6 m% O- j+ Y3 Q  d
背面供电的概念
背面供电网络提供了新颖的方法来解决正面供电的局限性。其基本思想是通过将整个供电分配移到硅晶圆的背面，从而将供电网络与信号网络分离。
. f. q. e( {: T! }. S
# W5 k- b. _8 t3 S8 h4 d( v- _5 K7 z

lxnhxy20woj6402430043.png

图2：背面供电网络允许将供电与信号网络分离。该图展示了如何直接从晶圆背面向晶体管供电。

# P3 E" z# [  Y在BSPDN配置中，电源通过晶圆背面更宽、电阻更小的金属线直接供应到标准单元。这种方法消除了电源需要通过复杂BEOL堆栈的必要，提供了几个优势：
1. 降低IR降
6 E0 z' i6 u% b9 u: G! t2. 改善供电性能
3. 减少BEOL中的布线拥塞
4. 有可能进一步缩小标准单元高度

' m& i5 E) N; H7 T实现BSPDN的关键技术
两项关键技术使背面供电网络的实现成为可能：埋入式电源轨（BPRs）和纳米级硅通孔（nTSVs）。

; c4 i/ D$ d4 ~8 v0 I+ [+ m+ i1. 埋入式电源轨（BPRs）
2 w" Q* L4 A9 KBPRs是埋在晶体管下方的金属线构造，部分位于硅基板内，部分位于浅沟槽隔离氧化物内。BPRs取代了传统上在BEOL标准单元级实现的VDD和VSS电源轨。
' M; i" T( o' E! [( {
+ i0 _( O; {7 L: @$ S7 {8 w' \BPRs的优势包括：

减少BEOL中的金属轨道数量

进一步缩小标准单元高度

当垂直于标准单元设计时，可降低IR降

( H+ d5 Y( w. r+ h$ p; v! ^$ {2. 纳米级硅通孔（nTSVs）
nTSVs是在薄化晶圆背面处理的高纵横比通孔。当与BPRs结合时，可以实现从晶圆背面到前端活性器件的高效供电。
7 w9 J3 {; r8 q1 n9 _9 i0 ?3 C
6 L: `& _+ @& A' I

h3pzcaakdlb6402430144.jpg

, z3 }' M% u2 t$ M- \1 e图3：通过BPRs和nTSVs连接到晶圆背面的纳米片的背面供电网络实现示意图。该图说明了BPRs和nTSVs在BSPDN设计中的集成。

9 X2 F+ r# s3 I/ E量化BSPDN的优势
0 f5 p# E6 F; f4 U9 TImec与Arm合作进行的研究证明了背面供电的显着优势。在先进的CPU设计上进行的模拟比较了三种供电方法：

常规正面供电

带BPRs的正面供电

带nTSVs落在BPRs上的背面供电
[/ol]
+ x: m  V* H+ a  a4 F
% U, t* H6 v" J

hwvgu2sd5tn6402430244.jpg

图4：比较不同供电方法的动态IR降。该图显示了带BPRs和nTSVs的背面供电的卓越性能。

- X% p7 k- s& E$ Q4 P" d- o结果令人瞩目：
# L, M% n2 R$ Z

带BPRs的正面供电与传统正面供电相比，IR降降低了约1.7倍。

带BPRs的背面供电实现了令人印象深刻的7倍IR降降低。
& R4 \) n. `, G: Q
这些发现清楚地展示了BSPDN在先进芯片设计中显着改善供电效率的潜力。

1 [! A2 U' v4 C% K4 rBSPDN实现的工艺流程
' |3 h5 m$ u* F+ o0 W$ s9 \实现背面供电网络涉及几个关键步骤。让我们探讨创建带有落在BPRs上的nTSVs的BSPDN的整体工艺流程。
/ ]6 z3 r3 h  J, `; @  _

5nm1ljm0ge26402430344.jpg

6 F! L; b& V- r' F& P4 {图5：带BPRs连接到nTSVs的背面供电网络的工艺流程。该图概述了制造BSPDN的关键步骤。

步骤1：带埋入式电源轨的正面处理
该过程始于在300毫米硅晶圆上生长SiGe层，然后是薄硅帽层。在浅沟槽隔离之后定义埋入式电源轨，在硅帽层中刻蚀沟槽并填充氧化物衬里和金属（通常是W或Ru）。然后对电源轨进行回刻并用电介质封顶。完成器件处理（例如，缩小的FinFETs），并将BPRs连接到晶体管的源极/漏极区域。
. B" j3 @1 e% Q" c# K8 O7 h' `+ M
步骤2：晶圆对晶圆键合和晶圆减薄
# u: k) ~7 d& T, @0 G. m1 Y含有器件和BPRs的晶圆翻转并使用SiCN-to-SiCN介电融合键合与载体晶圆键合。然后将第一个晶圆的背面减薄以暴露SiGe刻蚀停止层，随后移除该层。
4 B/ ]+ ]* g! t+ f( D
5 K, N/ l) N2 t: u, z步骤3：nTSV处理和与BPRs的连接
$ E% [/ k& s% S# ~在沉积背面钝化层后，通过硅刻蚀nTSVs，落在BPR的顶端。nTSVs用氧化物衬里和金属（W）填充，并以200纳米的间距集成。通过添加一个或多个背面金属层完成该过程，将晶圆背面通过nTSVs连接到BPR。

关键工艺步骤和挑战
实现BSPDN引入了几个新的芯片制造步骤，每个步骤都有自身的挑战：

4 g) o# A0 ]) F8 I. q1. BPR实现
, d0 O; e3 x$ a; y1 s3 R5 g- }: o在前端（FEOL）引入金属需要仔细考虑材料选择和工艺集成。耐火金属如Ru或W由于在后续器件制造过程中对高温的抵抗力而显示出潜力。

2. 极端晶圆减薄
将晶圆减薄到几百纳米对于暴露nTSVs和最小化其电阻率很重要。这个过程需要精确控制厚度变化和选择性刻蚀技术。
3 e. f+ a+ J- X3 q4 B
3. 晶圆键合和nTSV/BPR对准
晶圆键合步骤可能引入扭曲，这对nTSVs与底部BPR层的精确对准提出了挑战。采用先进的光刻校正技术以实现小于10纳米的重叠误差。

4. 热管理
. b! M" Q5 S5 p' ?硅基板的极端减薄引起了对器件自加热的担忧。初步建模表明，晶圆背面的金属线可以提供额外的横向热扩散来缓解这种效应。

性能验证
为了评估BSPDN实现对器件性能的影响，imec使用描述的制造流程构建了一个测试载体。缩小的FinFETs通过320纳米深的nTSVs连接到晶圆背面的BPRs上。

ydwjhycw1my6402430444.jpg

. a& q- U+ I( N+ J- ?4 O2 E图6：显示连接到晶圆背面和正面的缩小FinFETs的TEM图像。该图展示了BSPDN与活性器件的成功集成。

9 x; J. n/ U  F# I. k& w4 ?/ f1 n结果令人鼓舞：
4 V6 d# ~" f! @; o5 q( [  \0 N2 j

FinFET性能没有因BPR实现和背面处理而降低。

在工艺结束时的退火步骤确保了最佳的器件特性。

# D, o3 f& {7 w这些发现验证了BSPDN实现的可行性，且不会影响器件性能。

应用和未来前景
背面供电网络在先进半导体技术中有广泛的潜在应用：
+ _! \, G7 J; P) a8 L
, r+ z0 Z! K* J, n
' V( M, b( U2 \) C& X! W1 m4 k1. 先进逻辑集成电路
2 `9 z( p. s* ^  M一些芯片制造商已宣布计划在2纳米节点及以后的逻辑集成电路中引入BSPDNs。这项技术特别适合6T标准单元中的纳米片晶体管，有可能使标准单元高度低于6T。

2. 3D片上系统（3D-SOCs）
BSPDNs在改善3D-SOCs性能方面具有巨大潜力。在内存-逻辑分区设计中，逻辑晶圆的背面可用于供电，而内存晶圆则键合到正面。
6 ~8 m( A1 |+ L1 X. e

abr3sq41tjo6402430544.png

8 O- r/ F6 D! i' B- h% g图7：带背面供电实现的3D-SOC示意图。该图说明了BSPDN如何集成到3D芯片设计中。
/ V" ?1 ~7 S7 r" f3 y
对这种配置的模拟显示了令人印象深刻的结果：
* W, |$ l% J# `$ `, Z2 H! G. |( R9 ~

底部裸片平均IR降降低81%

与传统正面供电相比，峰值IR降降低77%
& X0 Y- E) I+ C7 \
, |4 u. A5 h) H( q- _0 M4 e3 a这些发现表明BSPDNs非常适合先进CMOS节点的3D IC供电。

3. 扩展功能
利用晶圆自由背面的概念可以扩展到包含其他功能：

实现I/O设备

集成ESD保护设备

集成去耦电容
. g" V& W2 j6 A& u: U- J/ Q
例如，Imec已经证明了在背面集成2.5D金属-绝缘体-金属电容（MIMCAP），将电容密度提高了4到5倍，进一步改善了IR降性能。

结论
" I. O; M9 p- w) |) N& i  K* `& ~: ^背面供电网络代表了芯片设计的范式转变，在供电效率、IR降减少和布线拥塞缓解方面提供了显着改进。随着半导体行业继续推动晶体管缩放和3D集成的边界，BSPDNs有望在实现下一代高性能、节能集成电路中发挥关键作用。

关键技术如埋入式电源轨和纳米级硅通孔的成功演示为BSPDNs的实际实现奠定了基础。虽然在极端晶圆减薄和热管理等领域仍存在挑战，但持续的研究和开发努力正在迅速解决这些问题。

BSPDNs的潜在应用范围超越了传统的2D集成电路，涵盖了先进的3D-SOCs和新颖的芯片架构。将供电与信号布线分离的能力为芯片设计开辟了新的可能性，有望在更小的形态因子中实现更高的性能、更低的功耗和增加的功能。
4 q2 i% s* g3 N8 @: @) _; J+ l
, W% i" D8 i+ @0 f+ O$ M+ R
. h7 j! t' ~3 Q7 |' A参考来源
[1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].

( ]" X' M1 ?8 H* W- END -
' F) g" `. w5 o. n+ P) E
2 u- z4 b% k* q0 I软件申请我们欢迎化合物/硅基光电子芯片的研究人员和工程师申请体验免费版PIC Studio软件。无论是研究还是商业应用，PIC Studio都可提升您的工作效能。
点击左下角"阅读原文"马上申请
" n" f  `3 t0 K  q( i
' w$ w( _5 b0 G4 u" W( Y1 R欢迎转载

8 l/ Y+ G6 O* I, E: \) m; p0 S转载请注明出处，请勿修改内容和删除作者信息！
  d5 ?% m5 b3 c
0 X% s3 E2 @9 D: B* x
4 v9 j) r4 e4 C$ @
; W* a8 v: A7 D- b8 S! K' u6 v

ugqmxlke1kw6402430644.gif

1 _, o5 X" s) s
% d6 m# `* f% S; P# e% v) ?, x关注我们

7 Q  C; l1 c8 v9 O" V

2 i6 r6 M3 {9 {! r( z. o. |8 \% c ascn3m3dxbq6402430744.png

; p# A: j2 \" e! A, p( } fekquppmhr36402430844.png ! `+ P. {1 [6 h' P# |1 E- [5 M: i7 O( h

dl1501mupmz6402430944.png

                     

3 N0 P: a/ e  E! Y" l7 C

+ k& x) @3 Q; p5 E关于我们：
/ c7 F% P3 ]& `0 ^深圳逍遥科技有限公司（Latitude Design Automation Inc.）是一家专注于半导体芯片设计自动化（EDA）的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。

http://www.latitudeda.com/
（点击上方名片关注我们，发现更多精彩内容）