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引言
6 b/ _: e3 _- C( z0 p' y: x/ E随着半导体技术不断进步，传统的集成电路供电方法正面临重大挑战。现代芯片日益增加的复杂性和密度已经推动正面供电网络达到极限，促使研究人员和制造商探索创新解决方案。背面供电网络（BSPDN）就是受到广泛关注的方案。本文将探讨BSPDN的概念、优势、关键技术以及在2D和3D芯片设计中的潜在应用[1]。
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理解供电网络; s9 \4 ?* Z3 x2 h
在探讨背面供电之前，了解传统供电网络的运作方式很有必要。在常规芯片设计中，电源通过晶圆正面的后端金属层（BEOL）供应。这种方法已经服务于业界数十年，但随着芯片设计日益复杂，正面供电方式逐渐显现出问题。
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% C% c( B6 f6 X3 Z/ [图1：传统正面供电网络的示意图。该图说明了电源如何通过BEOL的多个金属层供应。
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在传统的正面供电网络中，电源需要穿过15-20层BEOL堆栈。随着金属线和通孔在接近晶体管时变得更窄，其电阻增加，导致功率损耗和电压降。这种现象被称为IR降，在每一代新技术中变得更加明显，使得在电压调节器和晶体管之间保持所需的10%功率损耗余量变得更具挑战性。; i0 B9 T& c. Q* k: f
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/ X: u& a7 {5 }背面供电的概念6 }" M/ C$ k) u: B
背面供电网络提供了新颖的方法来解决正面供电的局限性。其基本思想是通过将整个供电分配移到硅晶圆的背面，从而将供电网络与信号网络分离。$ \/ e8 M$ m) }# I
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( w- f7 T1 [9 v图2：背面供电网络允许将供电与信号网络分离。该图展示了如何直接从晶圆背面向晶体管供电。+ q) d: q' e7 U$ d
' a, j c N. c1 x, p1 w2 a在BSPDN配置中，电源通过晶圆背面更宽、电阻更小的金属线直接供应到标准单元。这种方法消除了电源需要通过复杂BEOL堆栈的必要，提供了几个优势：4 c Q4 f$ \4 u" M4 V7 Q" P
1. 降低IR降
- B c1 Z5 C! P+ R# n4 G2. 改善供电性能
/ G$ \7 H; m. _ `3. 减少BEOL中的布线拥塞% L: l6 _! G. t
4. 有可能进一步缩小标准单元高度) }' f& T1 i( }
7 k- g, v) E: Q) e$ k: Q实现BSPDN的关键技术 E2 ?3 _8 l/ k, |. f! i
两项关键技术使背面供电网络的实现成为可能：埋入式电源轨（BPRs）和纳米级硅通孔（nTSVs）。
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1. 埋入式电源轨（BPRs）
, p9 h; W/ R# K$ |* _BPRs是埋在晶体管下方的金属线构造，部分位于硅基板内，部分位于浅沟槽隔离氧化物内。BPRs取代了传统上在BEOL标准单元级实现的VDD和VSS电源轨。
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BPRs的优势包括：( P: d$ y6 r" n. F2 }3 U9 M
减少BEOL中的金属轨道数量进一步缩小标准单元高度当垂直于标准单元设计时，可降低IR降8 \6 s9 i ^& s5 f6 ^! k
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2. 纳米级硅通孔（nTSVs）
- T2 I. }( z' C& ?, w$ G: Q$ nnTSVs是在薄化晶圆背面处理的高纵横比通孔。当与BPRs结合时，可以实现从晶圆背面到前端活性器件的高效供电。" [4 N. q" Z+ D5 d( ^5 H
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) w$ q/ f+ i. Q图3：通过BPRs和nTSVs连接到晶圆背面的纳米片的背面供电网络实现示意图。该图说明了BPRs和nTSVs在BSPDN设计中的集成。
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量化BSPDN的优势
3 H2 c. j* [( FImec与Arm合作进行的研究证明了背面供电的显着优势。在先进的CPU设计上进行的模拟比较了三种供电方法：常规正面供电带BPRs的正面供电带nTSVs落在BPRs上的背面供电$ S9 i: F1 y/ {3 r% ]9 z& B* v
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图4：比较不同供电方法的动态IR降。该图显示了带BPRs和nTSVs的背面供电的卓越性能。2 j( H# S2 I+ U6 L
; i0 \' Y$ d/ p% x结果令人瞩目：
) a, S, X2 m9 M$ @" h带BPRs的正面供电与传统正面供电相比，IR降降低了约1.7倍。带BPRs的背面供电实现了令人印象深刻的7倍IR降降低。
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; t1 o8 B/ e9 _* f7 W2 x这些发现清楚地展示了BSPDN在先进芯片设计中显着改善供电效率的潜力。, s1 V- B, v* b" ]7 c* g
; M4 _) o( P. {7 V# \+ pBSPDN实现的工艺流程
/ r9 X- v& e4 h$ t% z/ j实现背面供电网络涉及几个关键步骤。让我们探讨创建带有落在BPRs上的nTSVs的BSPDN的整体工艺流程。/ ^6 z- V' U9 ]9 A. G- V' T
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图5：带BPRs连接到nTSVs的背面供电网络的工艺流程。该图概述了制造BSPDN的关键步骤。
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; H8 Q7 |* g- J+ Q0 b5 y, f. B步骤1：带埋入式电源轨的正面处理
( J" X2 ^1 w+ J9 n& T该过程始于在300毫米硅晶圆上生长SiGe层，然后是薄硅帽层。在浅沟槽隔离之后定义埋入式电源轨，在硅帽层中刻蚀沟槽并填充氧化物衬里和金属（通常是W或Ru）。然后对电源轨进行回刻并用电介质封顶。完成器件处理（例如，缩小的FinFETs），并将BPRs连接到晶体管的源极/漏极区域。/ W7 C! E5 A3 R9 B; A- w
. d5 b2 s' T6 [4 h3 S! U* |
步骤2：晶圆对晶圆键合和晶圆减薄7 p$ \* R4 G9 Q1 b
含有器件和BPRs的晶圆翻转并使用SiCN-to-SiCN介电融合键合与载体晶圆键合。然后将第一个晶圆的背面减薄以暴露SiGe刻蚀停止层，随后移除该层。" _9 e$ h+ Y/ v* [, h
. Z5 w7 z* W2 n- s3 r, s1 }步骤3：nTSV处理和与BPRs的连接$ s) n# ?+ W' P' n6 e+ L
在沉积背面钝化层后，通过硅刻蚀nTSVs，落在BPR的顶端。nTSVs用氧化物衬里和金属（W）填充，并以200纳米的间距集成。通过添加一个或多个背面金属层完成该过程，将晶圆背面通过nTSVs连接到BPR。
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7 u) ~4 W7 d' t# N' @+ `关键工艺步骤和挑战
: t# P0 n `2 J, V4 \实现BSPDN引入了几个新的芯片制造步骤，每个步骤都有自身的挑战：
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+ z, G% q. x7 C/ i2 X9 _9 X1. BPR实现0 ^) R( c- E* Y; y0 K- U
在前端（FEOL）引入金属需要仔细考虑材料选择和工艺集成。耐火金属如Ru或W由于在后续器件制造过程中对高温的抵抗力而显示出潜力。
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3 ? |, C# Y3 t2. 极端晶圆减薄! m s* I3 R; R, Y5 Q8 R, c) H) A( n
将晶圆减薄到几百纳米对于暴露nTSVs和最小化其电阻率很重要。这个过程需要精确控制厚度变化和选择性刻蚀技术。/ S* N* _: U0 Z
* A" |" D! r7 s
3. 晶圆键合和nTSV/BPR对准
1 X- y6 l. B1 y* b. T( ?晶圆键合步骤可能引入扭曲，这对nTSVs与底部BPR层的精确对准提出了挑战。采用先进的光刻校正技术以实现小于10纳米的重叠误差。
, m5 b! O2 }0 ?) w" S1 j0 r( z* S' J6 x% R. a
4. 热管理
, w0 v# |7 i& [ N硅基板的极端减薄引起了对器件自加热的担忧。初步建模表明，晶圆背面的金属线可以提供额外的横向热扩散来缓解这种效应。
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性能验证; p. `' g: n, g( o s8 i) q! J
为了评估BSPDN实现对器件性能的影响，imec使用描述的制造流程构建了一个测试载体。缩小的FinFETs通过320纳米深的nTSVs连接到晶圆背面的BPRs上。
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# [! N/ U& f M$ ?图6：显示连接到晶圆背面和正面的缩小FinFETs的TEM图像。该图展示了BSPDN与活性器件的成功集成。8 j1 s$ M3 k$ `1 h' s4 J
1 j* A: J5 ~7 q! p* M
结果令人鼓舞：
( O! d% w6 ~* t& d2 XFinFET性能没有因BPR实现和背面处理而降低。在工艺结束时的退火步骤确保了最佳的器件特性。
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这些发现验证了BSPDN实现的可行性，且不会影响器件性能。* E7 J( ]2 d/ g/ F
5 U2 }& P% @; G# u2 \应用和未来前景
3 r, Z" h3 t3 L2 ]. K( M3 E# |& J背面供电网络在先进半导体技术中有广泛的潜在应用：
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; K7 N1 t' _1 a; y5 e1. 先进逻辑集成电路- k1 c t( [8 ~
一些芯片制造商已宣布计划在2纳米节点及以后的逻辑集成电路中引入BSPDNs。这项技术特别适合6T标准单元中的纳米片晶体管，有可能使标准单元高度低于6T。2 Q" e3 @8 ^8 X9 t2 K
# D+ y/ _2 z2 A, Z1 u2. 3D片上系统（3D-SOCs）
- W" Z' e2 q" e0 e3 |8 M) I9 \BSPDNs在改善3D-SOCs性能方面具有巨大潜力。在内存-逻辑分区设计中，逻辑晶圆的背面可用于供电，而内存晶圆则键合到正面。
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+ @- G8 c: m! O" F) y6 b图7：带背面供电实现的3D-SOC示意图。该图说明了BSPDN如何集成到3D芯片设计中。
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$ Q. d& Q5 |" E( Z1 t2 H对这种配置的模拟显示了令人印象深刻的结果：
& J4 h m# l/ H0 z7 u底部裸片平均IR降降低81%与传统正面供电相比，峰值IR降降低77%
* V$ U& H, [' X$ Q! R/ T
' t1 R$ y, A8 T这些发现表明BSPDNs非常适合先进CMOS节点的3D IC供电。
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3. 扩展功能
# v& L: z" o& x* R利用晶圆自由背面的概念可以扩展到包含其他功能：# I) o, S3 I, e% R
实现I/O设备集成ESD保护设备集成去耦电容
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例如，Imec已经证明了在背面集成2.5D金属-绝缘体-金属电容（MIMCAP），将电容密度提高了4到5倍，进一步改善了IR降性能。6 N/ I1 i8 G5 }
7 v3 s3 x. K7 g+ w9 v5 J结论0 g# v+ p# _( i
背面供电网络代表了芯片设计的范式转变，在供电效率、IR降减少和布线拥塞缓解方面提供了显着改进。随着半导体行业继续推动晶体管缩放和3D集成的边界，BSPDNs有望在实现下一代高性能、节能集成电路中发挥关键作用。' {* r0 C- E- C9 ?
. N6 r0 p3 E3 W+ ~4 ]关键技术如埋入式电源轨和纳米级硅通孔的成功演示为BSPDNs的实际实现奠定了基础。虽然在极端晶圆减薄和热管理等领域仍存在挑战，但持续的研究和开发努力正在迅速解决这些问题。
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7 ^, N# e# c" nBSPDNs的潜在应用范围超越了传统的2D集成电路，涵盖了先进的3D-SOCs和新颖的芯片架构。将供电与信号布线分离的能力为芯片设计开辟了新的可能性，有望在更小的形态因子中实现更高的性能、更低的功耗和增加的功能。
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3 b9 `% }1 F- l7 S5 K+ Q- Y$ K" U7 a4 F. U. f! m
参考来源* ?" q% t1 B" p, ~, X0 P+ q
[1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].+ Z/ a) R( E1 a$ y; q0 ^: b2 w
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) `& o8 V1 J; h: A关于我们：
- c1 ?1 ^/ j8 k深圳逍遥科技有限公司（Latitude Design Automation Inc.）是一家专注于半导体芯片设计自动化（EDA）的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。
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