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IMEC更新 | 背面供电网络革新芯片设计

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发表于 2024-9-23 08:01:00 | 显示全部楼层 |阅读模式
引言7 d# a- g; `- i! A  J( I
随着半导体技术不断进步,传统的集成电路供电方法正面临重大挑战。现代芯片日益增加的复杂性和密度已经推动正面供电网络达到极限,促使研究人员和制造商探索创新解决方案。背面供电网络(BSPDN)就是受到广泛关注的方案。本文将探讨BSPDN的概念、优势、关键技术以及在2D和3D芯片设计中的潜在应用[1]。% Q% ^, G2 ~: Z/ m0 D( h
/ l( V% l+ f5 h1 H% J& w# H3 K) L
理解供电网络1 P0 ^+ V, L6 G* |( S7 K5 p+ d
在探讨背面供电之前,了解传统供电网络的运作方式很有必要。在常规芯片设计中,电源通过晶圆正面的后端金属层(BEOL)供应。这种方法已经服务于业界数十年,但随着芯片设计日益复杂,正面供电方式逐渐显现出问题。
4 i8 h" c8 B  J' |5 Q+ z2 Q
2 ?) f% Y& Z. N

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6 s. h( A" A$ ]: u4 C5 M. E, Z图1:传统正面供电网络的示意图。该图说明了电源如何通过BEOL的多个金属层供应。/ W3 H6 m" g8 j  u) o& Q
+ C' w  ?0 {* f& I* Q
在传统的正面供电网络中,电源需要穿过15-20层BEOL堆栈。随着金属线和通孔在接近晶体管时变得更窄,其电阻增加,导致功率损耗和电压降。这种现象被称为IR降,在每一代新技术中变得更加明显,使得在电压调节器和晶体管之间保持所需的10%功率损耗余量变得更具挑战性。% ]4 r0 e+ t& f" \) R7 u7 B1 G
. j. V2 t) X  W7 j! C  n
- G" `( _$ s- z3 ~' |' S
背面供电的概念1 U9 K& B! A- P  _- e' ^3 e
背面供电网络提供了新颖的方法来解决正面供电的局限性。其基本思想是通过将整个供电分配移到硅晶圆的背面,从而将供电网络与信号网络分离。; _. q) u+ M+ w5 q, M* D9 [$ e

1 T; n9 Z* k5 x

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6 h- Y4 b! R! M! K& n. E: ~
图2:背面供电网络允许将供电与信号网络分离。该图展示了如何直接从晶圆背面向晶体管供电。
( p: Q" V' A( y7 ]* d5 w5 D! s7 [
$ q3 l% ~. g# m: P) K- v3 M# l在BSPDN配置中,电源通过晶圆背面更宽、电阻更小的金属线直接供应到标准单元。这种方法消除了电源需要通过复杂BEOL堆栈的必要,提供了几个优势:, I! L$ t; N6 }, F" Z4 U
1. 降低IR降
; ~5 P5 X' ^( j3 Q! d; k# d: ?2. 改善供电性能+ u. i( P2 C8 p' q- `0 \
3. 减少BEOL中的布线拥塞
& `4 Z! g  Z! s6 R( b! y+ n4. 有可能进一步缩小标准单元高度
" `) h  q1 [9 X* a5 i. I6 H+ j( E8 s: C  H5 n9 W0 J8 e
实现BSPDN的关键技术2 r2 S* ^. f9 z3 y' M/ c9 D0 f6 f
两项关键技术使背面供电网络的实现成为可能:埋入式电源轨(BPRs)和纳米级硅通孔(nTSVs)。
% S9 q6 }4 {. S# s  C% b$ A( N7 l. w* ^' ]: L% ?1 ?" g/ ?
1. 埋入式电源轨(BPRs)  ^% ^' G5 P: Z% y+ W
BPRs是埋在晶体管下方的金属线构造,部分位于硅基板内,部分位于浅沟槽隔离氧化物内。BPRs取代了传统上在BEOL标准单元级实现的VDD和VSS电源轨。
1 z) U. I$ W$ |1 ~5 N4 Y6 P4 A/ G! l) A  v
BPRs的优势包括:
" ~  T; g* W* r7 S* f
  • 减少BEOL中的金属轨道数量
  • 进一步缩小标准单元高度
  • 当垂直于标准单元设计时,可降低IR降- s. n# D/ n& t+ e  C6 A6 b5 W
    . X9 y( P+ P& ^( G" A
    2. 纳米级硅通孔(nTSVs)3 X: l. f1 u. Z
    nTSVs是在薄化晶圆背面处理的高纵横比通孔。当与BPRs结合时,可以实现从晶圆背面到前端活性器件的高效供电。6 h+ L" ~: u+ S) m# E% a1 o

    * g* W$ n: ~8 \

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    + \; {5 {. E  u3 w! C
    图3:通过BPRs和nTSVs连接到晶圆背面的纳米片的背面供电网络实现示意图。该图说明了BPRs和nTSVs在BSPDN设计中的集成。
    7 O; n1 J% @1 s) u% |( S! C
    $ N$ {7 U  ?' A8 b( n$ E  i量化BSPDN的优势
    ; P* c; H" ~8 y  ]8 fImec与Arm合作进行的研究证明了背面供电的显着优势。在先进的CPU设计上进行的模拟比较了三种供电方法:
  • 常规正面供电
  • 带BPRs的正面供电
  • 带nTSVs落在BPRs上的背面供电/ i7 x% m* ?% S% D
    [/ol]1 \- u. T" C7 M2 D
    . t$ n; Q6 m8 E1 I, w+ m: U- k

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    # C; A5 t* F- k7 |; D& U/ ]
    图4:比较不同供电方法的动态IR降。该图显示了带BPRs和nTSVs的背面供电的卓越性能。3 x4 B& Z* j1 {( D' B: ~  S+ W
    + v5 Z& r4 \9 t: [
    结果令人瞩目:4 k  m/ j/ {! Q$ h
  • 带BPRs的正面供电与传统正面供电相比,IR降降低了约1.7倍。
  • 带BPRs的背面供电实现了令人印象深刻的7倍IR降降低。
    : P! x  J9 b! o  U& l: n/ W
    : j2 q9 c3 u9 v) w! C
    这些发现清楚地展示了BSPDN在先进芯片设计中显着改善供电效率的潜力。5 J- u+ c, v, K( N6 k* ]! c5 _& R
    . ^8 o2 Z& D; f% ~9 S/ I
    BSPDN实现的工艺流程( Z6 s0 A6 ^  z  b2 I
    实现背面供电网络涉及几个关键步骤。让我们探讨创建带有落在BPRs上的nTSVs的BSPDN的整体工艺流程。
      y, G4 Q3 ^/ X6 y/ s: n
    6 _4 K- Q5 M" f7 ^9 S: q! |, I

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    ! y* {) P4 P% N( p3 K
    图5:带BPRs连接到nTSVs的背面供电网络的工艺流程。该图概述了制造BSPDN的关键步骤。; K. C4 N2 B% {3 w: e
    1 j/ c9 ~9 E) |' l9 q; V
    步骤1:带埋入式电源轨的正面处理8 A7 G% V* |& F! P. L0 h
    该过程始于在300毫米硅晶圆上生长SiGe层,然后是薄硅帽层。在浅沟槽隔离之后定义埋入式电源轨,在硅帽层中刻蚀沟槽并填充氧化物衬里和金属(通常是W或Ru)。然后对电源轨进行回刻并用电介质封顶。完成器件处理(例如,缩小的FinFETs),并将BPRs连接到晶体管的源极/漏极区域。
    1 E( p" @9 K' {# n% I! Z4 X
    ; x& p8 ~5 \/ j& \# N! |步骤2:晶圆对晶圆键合和晶圆减薄7 U# J. U  o9 C8 @  u
    含有器件和BPRs的晶圆翻转并使用SiCN-to-SiCN介电融合键合与载体晶圆键合。然后将第一个晶圆的背面减薄以暴露SiGe刻蚀停止层,随后移除该层。
    9 f: |+ x! Q+ F% q0 E. E
    ' a8 p' u1 r# s5 {. c步骤3:nTSV处理和与BPRs的连接: Y- @6 l7 W( w: ~4 K( ^, O
    在沉积背面钝化层后,通过硅刻蚀nTSVs,落在BPR的顶端。nTSVs用氧化物衬里和金属(W)填充,并以200纳米的间距集成。通过添加一个或多个背面金属层完成该过程,将晶圆背面通过nTSVs连接到BPR。0 Z( h9 ~( M& t* U: I1 ]

      f6 ^1 C; _" I& D0 a. D$ [4 N关键工艺步骤和挑战, B$ V/ Y) M" R/ Z" b5 u% G6 i
    实现BSPDN引入了几个新的芯片制造步骤,每个步骤都有自身的挑战:; k) g4 y$ I+ C! X" k1 v3 k
    4 ?: n2 M# m+ l8 z/ u
    1. BPR实现
    4 m. h* Q* C  Y在前端(FEOL)引入金属需要仔细考虑材料选择和工艺集成。耐火金属如Ru或W由于在后续器件制造过程中对高温的抵抗力而显示出潜力。' G; g4 N, g1 h# m

    % S( @+ e' c$ w# u5 f0 l+ o( r2. 极端晶圆减薄5 k8 ^9 W; r1 j9 q) c7 H
    将晶圆减薄到几百纳米对于暴露nTSVs和最小化其电阻率很重要。这个过程需要精确控制厚度变化和选择性刻蚀技术。! |& x3 `3 y% p; D

    ! d5 s3 l0 o8 O0 U! ]) D3. 晶圆键合和nTSV/BPR对准
    ; p) z1 \- O) d% F晶圆键合步骤可能引入扭曲,这对nTSVs与底部BPR层的精确对准提出了挑战。采用先进的光刻校正技术以实现小于10纳米的重叠误差。
    3 c5 I  i+ E' R' L  g, L: H2 y( f" O
    4. 热管理: d1 h( d7 K9 L" t! G$ p
    硅基板的极端减薄引起了对器件自加热的担忧。初步建模表明,晶圆背面的金属线可以提供额外的横向热扩散来缓解这种效应。5 D8 W) x, h! |! }6 x

    0 Q% E2 P1 q6 a2 t+ u性能验证
      @4 `$ C2 h4 L+ }! X) s3 [为了评估BSPDN实现对器件性能的影响,imec使用描述的制造流程构建了一个测试载体。缩小的FinFETs通过320纳米深的nTSVs连接到晶圆背面的BPRs上。5 b: z" J: J2 {# b9 x7 p5 q' c- R
    ) v  a: m. Y& ^! _# N

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    % X, m0 B; t' |+ x5 d$ }6 r图6:显示连接到晶圆背面和正面的缩小FinFETs的TEM图像。该图展示了BSPDN与活性器件的成功集成。6 ]& v- A7 f6 H2 H9 |
    $ a. x$ L2 P; H# ?
    结果令人鼓舞:2 k) B) B. B% M- Y3 ^" q) d
  • FinFET性能没有因BPR实现和背面处理而降低。
  • 在工艺结束时的退火步骤确保了最佳的器件特性。# ]0 ?- t4 c- G& d; ~& d

    . ]7 p+ @( G# j# [- V这些发现验证了BSPDN实现的可行性,且不会影响器件性能。
    2 [/ d/ p+ f8 o% n
    + y9 B7 v. e0 C, S5 N. @+ [应用和未来前景! s7 C  x4 r: d: H* F( A* J
    背面供电网络在先进半导体技术中有广泛的潜在应用:
    3 r# p0 E& q" o: G/ n# m5 W, A$ C7 B$ y4 d4 W# u& O

    % p' Y7 N0 }) l9 `1. 先进逻辑集成电路& V5 G& U: C5 B  ^( ?
    一些芯片制造商已宣布计划在2纳米节点及以后的逻辑集成电路中引入BSPDNs。这项技术特别适合6T标准单元中的纳米片晶体管,有可能使标准单元高度低于6T。6 W- y$ D, f; q+ E: \" n

    # n, p9 I+ T: w4 x+ i2. 3D片上系统(3D-SOCs)
    ) c0 M3 M  P$ kBSPDNs在改善3D-SOCs性能方面具有巨大潜力。在内存-逻辑分区设计中,逻辑晶圆的背面可用于供电,而内存晶圆则键合到正面。. E4 L6 n7 ~# n3 j: ~; D1 C( M
    3 @$ ?) D0 [& S1 M) R

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    7 b) \6 x% T# T( L3 C* L( g
    图7:带背面供电实现的3D-SOC示意图。该图说明了BSPDN如何集成到3D芯片设计中。  R% V$ ]% ?, t, [! C# A
    3 F" l5 _2 v3 [4 d
    对这种配置的模拟显示了令人印象深刻的结果:6 T9 _/ B% B' ?. L: L6 w
  • 底部裸片平均IR降降低81%
  • 与传统正面供电相比,峰值IR降降低77%
    # p" }! E# g2 X" J: Z

    $ o7 N* O  y, \- v5 b" r+ M) u  i% t这些发现表明BSPDNs非常适合先进CMOS节点的3D IC供电。3 Y, y, W! `. Z, {/ J

    . ~; r0 S$ F' K" k$ ?3. 扩展功能
    - K' m) x4 D! v5 l( U2 Q) R, E6 U, d利用晶圆自由背面的概念可以扩展到包含其他功能:
    " _: D7 N  p# \6 T2 Y+ Y7 ^
  • 实现I/O设备
  • 集成ESD保护设备
  • 集成去耦电容
    0 t3 \7 B' k, ?8 ?/ u& |( W
    " c% z5 X9 n$ F# ^* E  K
    例如,Imec已经证明了在背面集成2.5D金属-绝缘体-金属电容(MIMCAP),将电容密度提高了4到5倍,进一步改善了IR降性能。
    2 i/ K0 i- Q* ^( ]9 T0 u, q
    , `9 x5 }( r. N' ]结论' p( v5 y3 Z( w3 ]
    背面供电网络代表了芯片设计的范式转变,在供电效率、IR降减少和布线拥塞缓解方面提供了显着改进。随着半导体行业继续推动晶体管缩放和3D集成的边界,BSPDNs有望在实现下一代高性能、节能集成电路中发挥关键作用。
    7 n) |8 v4 \, U8 L% p9 V1 y
    ' }3 ?5 L6 E  H) M; y关键技术如埋入式电源轨和纳米级硅通孔的成功演示为BSPDNs的实际实现奠定了基础。虽然在极端晶圆减薄和热管理等领域仍存在挑战,但持续的研究和开发努力正在迅速解决这些问题。+ |. ^2 u2 X% V8 [+ O7 T7 d2 z

    0 x) o$ u' P0 |( S3 @6 x$ l! ]BSPDNs的潜在应用范围超越了传统的2D集成电路,涵盖了先进的3D-SOCs和新颖的芯片架构。将供电与信号布线分离的能力为芯片设计开辟了新的可能性,有望在更小的形态因子中实现更高的性能、更低的功耗和增加的功能。' E& }: Y: l2 U3 K$ W4 H

    9 q6 q! L8 g5 M8 ~
    1 P+ T! Y; Y8 U2 ~* E# G
    参考来源% \! a4 T8 Y5 d% U4 Z9 g* I/ j
    [1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].0 q3 f7 P8 J+ f$ Y$ `. k6 }2 `* f9 L. ~: B% Y
    2 E# Y' d9 ^) h$ p/ I) k" ^2 ]
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    关于我们:
    1 }+ Q$ B1 g" c' L$ Z) L3 J1 B9 `深圳逍遥科技有限公司(Latitude Design Automation Inc.)是一家专注于半导体芯片设计自动化(EDA)的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件,提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio,分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务,广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作,推动特色工艺半导体产业链发展,致力于为客户提供前沿技术与服务。
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