IMEC | CMOS 2.0：重新构想半导体技术的未来

逍遥设计自动化 · 发表于 2024-10-7 08:00:00

引言
数十年来，半导体行业一直依靠CMOS技术的持续微型化来推动电子设备的进步。在摩尔定律的指导下，对创造越来越强大和高效的计算系统发挥了重要作用。然而，随着接近传统CMOS缩放的物理极限，新的范式正在出现：CMOS 2.0[1]。

& y' a% I, G( B9 Z/ ? ?) U# k; b& ]
传统CMOS
CMOS技术一直是电子行业的支柱，提供了性能、能效和经济性的平衡。特别是系统级芯片（SoC）范式允许通用方法驱动日益复杂的系统。在单个芯片上集成了越来越多的晶体管，实现了高体量和低成本的生产。

CMOS的成功主要归因于两个关键因素：
1. 持续微型化：遵循摩尔定律，半导体芯片上的晶体管数量大约每两年翻一番。这一趋势推动了越来越强大和高效的电子设备的发展。
2. 通用框架：SoC范式为在单个芯片上集成各种功能和组件提供了一个多功能平台，满足了广泛的应用需求。

然而，推动传统CMOS技术的可能性边界时，出现了几个重大挑战。

传统CMOS面临的挑战
1. 缩放的物理限制
随着接近原子尺度，进一步微型化的好处正在减少。由于晶体管RC寄生效应增加速度快于驱动强度，CMOS的节点到节点性能改进显著降低。这发生在先进CMOS的设计和晶圆成本因设计规则和工艺集成的复杂性而显著增加的时候。

2. 应用和工作负载的多样性
计算需求在越来越多样化的架构和应用中的爆炸式增长正在挑战CMOS的通用性质。不同的应用，如移动设备、高性能计算和人工智能，在性能、功耗和热管理方面有着截然不同的需求。

3. 系统级芯片复杂性
多核架构的优化导致了大量计算引擎的兴起，从CPU和GPU到各种类型的加速器。SoC内的存储子系统也大幅多样化，导致复杂的层次结构和各种访问机制。这种日益增加的复杂性使得在单一技术平台上优化所有用例变得具有挑战性。

4. 缩放障碍
在整个CMOS平台中实现整体缩放解决方案变得越来越困难。例如，2纳米纳米片技术将看到传统的厚氧化物IO线路移出SoC。SRAM的缩放不如逻辑，而SoC中的功率分配需要通过背面互连网络处理，因为正面互连电阻会变得过高。

CMOS 2.0的出现
为了应对这些挑战，一个新的范式正在出现：CMOS 2.0。这种革命性的方法旨在为半导体设计和制造提供一个更加多功能和适应性强的平台。CMOS 2.0由系统技术共同优化（STCO）驱动，涉及系统设计师和技术团队之间的密切合作，以确定特定应用最合适的选项。
* n) n) b3 X- ]

CMOS 2.0的主要特点
1. 定制芯片设计
CMOS 2.0能够创建由多个3D堆叠层中各种功能智能分区构建的定制芯片。这种方法允许更大的灵活性，以针对特定需求优化系统的不同组件。

2. SoC内部的异构性
与当前使用混合键合或有源中介层等技术来解决特定限制的异构系统不同，CMOS 2.0采取更具革命性的方法，将异构性引入SoC内部。这允许在系统优化中有更大的多功能性，同时保持经典CMOS平台的熟悉"外观和感觉"。

3. 利用先进的互连技术
CMOS 2.0将利用现有和新的先进2.5D和3D互连技术，包括：

密集间距Cu混合键合

介电键合

Chiplet集成

晶圆背面处理

具有异质层转移的顺序3D集成

这些技术将实现SoC的高互连粒度和高技术异质性，打破传统CMOS的约束。

sdrv1cipd4564058767742.jpg

图：CMOS 2.0 具有与传统 CMOS 平台相同的"外观和感觉” (来源：imec)

4. 优化的晶体管使用
CMOS 2.0将允许使用低电容、低驱动晶体管处理短程互连，而在单独层中的高驱动晶体管可以管理长程互连。这种优化可以带来更好的性能和能效。

5. 新技术的集成
CMOS 2.0方法使引入非硅设备变得更加容易，如2D材料、新型嵌入式存储器如MRAM或沉积氧化物半导体。这些新技术不受满足通用CMOS规格的负担，允许更大的创新和专业化。

6. 扩展的设计工具箱
对设计师来说，CMOS 2.0平台将感觉像传统CMOS，但具有显著扩展和更多功能的工具箱。这种增加的灵活性将允许更有针对性的优化和创新解决方案来解决特定的设计挑战。

CMOS 2.0的优势
1. 改进的性能和效率
通过允许更定制的设计和专业化组件的集成，CMOS 2.0有潜力在广泛的应用中提供显著的性能和能效改进。

2. 成本优化
虽然芯片设计的整体复杂性可能增加，但CMOS 2.0提供了成本优化的机会。例如，不能很好缩放的设备，如密集逻辑类厚氧化物IO、功率开关、模拟组件或MIMCAP，可以使用更具成本效益的技术节点集成到单独的层中。

3. 解决缩放挑战
CMOS 2.0提供了一种更整体的缩放方法，允许不同的组件单独优化。高密度逻辑可以专注于每瓦性能，而高驱动逻辑在关键路径中保持带宽和性能。

4. 实现新应用
CMOS 2.0的增加灵活性和性能潜力可以实现增强和虚拟现实、6G无线通信和自动驾驶汽车等领域的新应用，这些应用需要极端的性能改进和功率减少。

CMOS 2.0的挑战和考虑因素
CMOS 2.0提供新机遇，但还有几个需要解决的挑战和考虑因素：
1. 设计工具演进
CMOS 2.0设计的增加复杂性将需要电子设计自动化（EDA）工具的重大进步。这些工具将需要处理3D堆叠、异构集成和系统级优化的复杂性。

2. 分区的成本和复杂性
将不同功能分区到多个层或Chiplet的过程可能引入新的成本和复杂性。平衡这些因素与潜在收益对CMOS 2.0的成功至关重要。

3. 热管理
随着集成度的增加和潜在的更高功率密度，管理CMOS 2.0设计中的散热将是一个关键挑战。创新的冷却解决方案和仔细的热设计将是必要的。

4. 生态系统协作
CMOS 2.0的成功将依赖于整个半导体生态系统的密切协作，包括芯片设计师、代工厂、设备制造商和EDA工具供应商。

5. 标准和互操作性
随着CMOS 2.0实现更专业化和多样化的芯片设计，确保互操作性和开发行业标准对广泛采用将变得非常重要。

半导体技术的未来
向CMOS 2.0的过渡代表了半导体技术的范式转变。虽然尺寸缩放将继续发挥作用，但它将不再是进步的唯一驱动力。相反，行业需要采用更整体的芯片设计和制造方法，考虑不同应用的具体需求，并利用更广泛的技术和技术。

这种过渡的早期迹象已经可见，主要代工厂宣布计划实施背面电源分配网络。这一发展为集成功率开关等设备、迁移全局时钟路由或添加新的系统功能开辟了新的机会。

结论
CMOS 2.0为半导体行业注入新的活力，在传统缩放接近极限时提供一条前进的道路。通过实现更定制和高效的设计，CMOS 2.0有潜力推动计算、通信和广泛新兴技术的持续创新。

实现CMOS 2.0的全部潜力将需要克服设计、制造和生态系统协作方面的重大挑战。随着行业经历这一过渡，平衡追求性能和效率增益与成本、复杂性和实用性考虑将变得非常重要。
$ }) M) T ~- M- X, Y

参考文献
[1] Ryckaert, J., Samavedam, S.B. The CMOS 2.0 revolution. Nat Rev Electr Eng 1, 139–140 (2024). https://doi.org/10.1038/s44287-023-00016-3

- END -

软件申请我们欢迎化合物/硅基光电子芯片的研究人员和工程师申请体验免费版PIC Studio软件。无论是研究还是商业应用，PIC Studio都可提升您的工作效能。
点击左下角"阅读原文"马上申请

欢迎转载

转载请注明出处，请勿修改内容和删除作者信息！

2 T1 P4 a F! f3 a5 D& x' a

n1lqps2fi1t64058767842.gif

关注我们

jybwjhqbfdl64058767942.png

h4pcbl2mjd364058768042.png

2zjtxwdcwiv64058768142.png

6 I+ f7 R: X* [/ L

关于我们：
深圳逍遥科技有限公司（Latitude Design Automation Inc.）是一家专注于半导体芯片设计自动化（EDA）的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。

http://www.latitudeda.com/
（点击上方名片关注我们，发现更多精彩内容）

IMEC | CMOS 2.0：重新构想半导体技术的未来

发表回复

精选推荐