刘春平-4xDDR3(菊花链）

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布线要求
1，走线间距满足3w，单端阻抗50Ω

2，数据线每11根走同一层
3，数据线最大长度尽量不超过2500mil，组内误差50mil；地址线、控制线、时钟线组内误差正负100mil；差分线误差5mil
4，如果走线交叉严重，可以同组网络交换（注意网络有交换，一定要告知软体和硬件工程师）
5，BGA/DDR上的过孔要盖油,移除尖峰铜皮
6，布局和走线完成后，注意调整丝印