王明亮-DDR2片作业

王明亮

信号分类
1 地址类，时钟差分等；
2 数据类D，数据掩码DM，数据锁存DQS。
3 电源类
布局方案
1  一片时点对点，留出绕线空间
2  两片相对CPU所接信号管脚中心对称布局（T点）（留出绕地址线，与串组空间）
3  滤波电容与VREF退耦电容靠近芯片管脚摆放，DDR之间距离600-800，右阻容800-1000mil
4  数据线串组容放控制器与DDR中间；并组容靠近串组容（可顶底贴）
5  DM数据掩码为点到点单向，串组靠近控制器端放，并组靠DDR端；
6  地址，控制，时钟为单向（采用点到多点拓扑结构），串组靠近控制端，并组放在第一个T点长度不超500mil；菊花链串组靠近控制端，并组放在最后一片DDR后面长度不超500mil；
布线要求
1  单端50 差分100
2  数据每组走同层（10根，8根数据D，1根锁存DQS，1根数据掩码DM）；两片时11根（8根数据，DQM,DQS差分）
3  信号间距满足3W;数据，地址（控制），时钟之间间距20mil/最小3W；空间允许加地线（15-30mil）；
4  VREF电源先电容后管脚，走线不小于20mil，与同层信号间距最少20mil；
5  所有信号线不要夸分割，如果换层，更改参考层注意增加回流地过孔或退偶电容；所有DDR信号参考层平面至少大30-40mil。任何非DDR部分不得以DDR电源为参考；
6  两片DDR布线拓扑结构优选中间部分（T点），T点过孔打在两片DDR中间；支持读写平衡的才可以使用菊花链；
等长规则
1  数据线以DQS为基准等长；地址、控制、时钟、以时钟为基准；
2  数据最长不超2500mil，组内误差±25mil；DQS与时钟长度控制±250mil；
3  地址组内误差±100mil；
4  DQS、时钟差分对内±5mil；设计阻抗时对内间距不超2倍线宽；