4XDDR作业---冯凯

FKAI

4片DDR模块布局时空间足够的情况下采用菊花链模式，尽量靠近BGA摆放，串联电阻放到最后一片DDR后边，滤波电容靠近管脚放置。四片DDR地址线，时钟线，控制线走线时走到第一片，再从第一片依次往后走，保证到DDR的线长度一致。DDR和BGA中间无排阻时，摆放间距在600-800mil，有排阻时间距在800-1000mil，滤波电容靠近IC管脚摆放，走线阻抗控制在50om，数据线每11根尽量走在同一层D0-D7,LDQM和一对差分线等。信号线之间满足3W规则，数据线和时钟线、地址线之间满足20mil以上，空间足够情况下，用地线隔离开，加过地孔。高低8位数据线保持等长，误差在50mil，控制线，时钟线和地址线误差在100mil，差分线绕等长时先使差分对内误差保证在5mil内，在进行数据线等长操作。如果原理图有特殊标注，走线应满足要求。走线后在走线中间空余处打上过地孔减少干扰。4XDDR地址线绕等长时可以采用xSignals功能对地址线进行分段，使每段分别等长就可保证整体等长。

凡亿周老师

bga内部扇出不得开窗处理

凡亿周老师

VREF的连接需要加粗

凡亿周老师

注意过孔数量

凡亿周老师

高速信号避免直角走线