TSMC | EUV光刻掩模技术：设计、结构与应用

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引言
! Q/ e8 N# N5 w. U极紫外(EUV)光刻技术在先进半导体制造领域扮演着重要角色，能够实现更小尺寸和更复杂集成线路的生产。本文通过TSMC专利来介绍EUV光刻掩模技术，包括基本结构、设计考虑因素以及在半导体制造中的应用[1]。

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6 ?9 z" H% E4 r( P/ s  L- w+ @# e基本结构与组件
EUV光刻掩模是将线路图形转移到半导体晶圆上的模板。图1说明EUV掩模的基本结构：

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图1：EUV掩模的横截面视图，显示了包括基板、背面涂层、多层结构、保护层、吸收层和防反射层的多层结构。

- g& [4 o3 V& N( L2 d3 JEUV掩模由多个关键层组成，每层都有特定用途：
基板通常由低热膨胀材料（LTEM）制成，例如二氧化钛掺杂的二氧化硅，厚度约为6.3至6.5毫米。在基板上涂覆70-100纳米厚的氮化铬（CrxNy）背面涂层。
) E: i& i5 G9 i- \/ E采用离子沉积技术在基板上沉积钼-硅（MoSi）多层结构。这种结构的典型厚度为250-350纳米，每对钼-硅层由3纳米钼层和4纳米硅层组成。
在多层结构上覆盖约2.5纳米厚的钌（Ru）保护层。该层具有双重作用：在制造过程中保护多层结构，并作为随后吸收层刻蚀的终止层。
吸收层可由TaBO、TaBN或Ta2N等材料制成，厚度为50-75纳米，设计用于吸收波长约为13.5纳米的EUV光。
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EUV光刻系统运行
8 D: |6 V6 m, A; ~9 z' R4 R让我们通过图2来了解EUV掩模在光刻系统中的工作原理：
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! x. S9 q; D  X! j6 m  C# _1 w图2：EUV光刻系统示意图，显示了辐射源、照明器、掩模台、投影光学系统和基板台。
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% ]# b/ E0 j" C) N- h+ U2 _9 V: O, R% sEUV光刻系统在高真空环境下运行，包含以下主要组件：
( n0 q- R3 s6 L2 B, \& E辐射源产生波长集中在13.5纳米的EUV光，通常使用放电等离子体（DPP）或激光产生等离子体（LPP）光源。
照明系统含有反射光学元件，用于引导和成形EUV光照射到掩模上。
% f7 N$ z- T# U4 o9 d. O& O系统可配置为轴上照明（ONI）或离轴照明（OAI）。
+ m9 \& H, r, ?投影光学系统收集从掩模反射的EUV光，并聚焦到涂有EUV敏感光刻胶的半导体基板上。

掩模设计创新
8 b+ a2 |6 w" j  cEUV掩模技术的重要进展是引入专门的开口区域来解决常见问题。让我们通过图3来研究这种设计：
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5 N4 F' B' u3 m  l. l% f图3：EUV掩模的俯视图和横截面图，显示了主图形区域和用于防止表面起泡和层分离的开口区域。
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$ Q6 P9 @) t9 x, R0 O  K( ]* ^创新的掩模设计包括用于线路特征的主图形区域和特定间距的专用开口区域。这些开口区域用于释放曝光过程中产生的氢气，防止氢气在吸收层和保护层之间积累，否则可能导致起泡和脱层。

实际应用和制造过程
0 C" U% ^6 |! t2 a& J+ p* {5 QEUV掩模技术的实际实施涉及系统化的制造过程，如图4所示：

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# ~9 G! o( C6 n- T/ E图4：使用EUV光刻掩模进行半导体器件制造的步骤流程图。

制造过程包括以下关键步骤：基板制备、光刻胶层形成、使用EUV掩模进行曝光、显影已曝光的光刻胶，以及通过图形化光刻胶层中的开口进行后续制造工艺。
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这个过程的成功很大程度上依赖于在多次曝光循环中保持EUV掩模的完整性。开口区域等创新设计特征有助于防止掩模降解，确保图形转移质量的一致性。

, N) r+ ^( _6 ?2 d1 H结论
9 W9 ~, i1 _) S9 u4 Q: s- s9 `5 [$ H8 FEUV光刻掩模技术在半导体制造中发挥着关键作用，使生产更复杂的集成线路成为现实。掌握EUV掩模的基本结构、设计考虑因素和运行原理，对半导体制造技术的持续发展具有重要意义。掩模设计的创新，特别是引入战略性开口区域，帮助解决了EUV光刻中的主要挑战，促进了更可靠和高效的半导体制造过程。

5 K! a* F8 C; {$ P4 h: ?参考文献
[1] C. Liao and P. Shih, "EUV Photomask and Related Methods," U.S. Patent Application US2021/0335599A1, Oct. 28, 2021.
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