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[作业已审核] 程海有常用存储器四片ddr3(菊花链)模块PCB设计作业

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发表于 2025-1-1 21:58:13 | 显示全部楼层 |阅读模式
工业和信息化部教育与考试中心-电子工程师证书（PCB设计、硬件设计、嵌入式设计），认证报考通道→→点击立即报名
时钟线要走菊花链的形式。一般两两正反对贴，同层放置时将导致远端分支过长。数据线串接电阻一般放在DDR与控制器中间，并联电阻靠近串接电阻放置，可放于其背面，具体位置可由仿真决定。DM信号是数据线的掩码，一般都是点到点的单向传输，要求串接电阻放在控制器端，并联电阻放在DDR端。Vref电源的退藕电容必须靠近DDR和CPU管脚。

ddr_flyby.brd

2.63 MB, 下载次数: 1, 下载积分: 联盟币 -5

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发表于 2025-1-2 10:16:35 | 显示全部楼层
1.这两个GND过孔可以删除
2.还有就是这些器件不要太靠近座子了
截图202501021015366437.png
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发表于 2025-1-2 10:19:08 | 显示全部楼层
漏连接
截图202501021019022982.png
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发表于 2025-1-2 10:20:05 | 显示全部楼层
好多这种走线修一下
截图202501021019523075.png
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发表于 2025-1-2 10:27:18 | 显示全部楼层
数据走线必须满足3W规则，除了走线出来这一小段实在满足不了
DRC
截图202501021022267130.png
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截图202501021025162509.png
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发表于 2025-1-2 10:33:28 | 显示全部楼层
尖锐铜皮挖除或者加地过孔改善
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