TSMC的互补型场效应晶体管(CFET)技术

逍遥设计自动化

引言
半导体行业在晶体管架构方面经历了显著的演变。从传统平面设计到FinFET，再到更先进的架构，每一次转变都源于对更好性能和持续缩放的追求。本文探讨这一发展历程中的突破——互补型场效应晶体管(CFET)技术。
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图1：展示了从FinFET到NSFET最后到CFET的晶体管架构演变，显示了工艺复杂度随架构进步而增加。

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走向CFET的发展历程
9 t* L% Q, {3 t: b大约十年前，半导体工业从平面晶体管转向FinFET架构。这一转变是由FinFET器件优异的静电完整性和可扩展性推动的，使栅极间距和单元高度的持续缩放成为可能。行业已经成功运用了多代FinFET技术，但在推进半导体缩放极限的过程中，出现了新的架构——纳米片场效应晶体管(NSFET)，也称为环栅(GAA)技术。

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9 d" A/ g( t4 N' _7 P6 h6 ^) G图2：说明了CFET如何通过nFET和pFET的垂直堆叠实现1.5-2倍密度缩放，比较了传统CMOS架构与CFET在反相器和SRAM配置中的实现。

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9 s3 q- ?0 ]* N7 H' w+ l9 eCFET：新一代架构
CFET代表了晶体管设计的重大进步。通过垂直堆叠nFET和pFET器件，CFET在相同栅极间距下提供了比传统CMOS架构高约1.5到2倍的密度。这种密度提升来自创新的垂直排列，但垂直局部互连所需的空间在一定程度上限制了缩放效益。
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图3：详细的工艺流程图，显示了顶部nFET和底部pFET器件单片3D堆叠CFET制造的关键步骤。
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技术实现和制造
CFET器件的制造涉及复杂的工艺，始于SiGe/Si超晶格堆栈的制作。CFET设计的独特之处在于包含了高锗含量的SiGe层，作为中间电介质隔离(MDI)形成的占位符。
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图4：比较传统NSFET和CFET的SiGe/Si超晶格堆叠方案，显示晶格失配指数作为质量指标。

制造工艺采用最先进的技术，包括：
用于纳米片堆栈图形化的极紫外光刻
浅沟槽隔离(STI)形成
. `' ]* x1 `0 S; _, `栅极间隔物沉积
0 z9 M( \/ n9 m' m源极-漏极外延生长
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图5：48nm栅极间距单片CFET的TEM演示，显示了具有共享金属栅极结构的nFET在pFET上方的垂直集成。

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+ n, `) u4 u. q  n器件结构和集成
CFET结构包含多个创新特征以确保最佳性能。关键要素是中间电介质隔离(MDI)和内部间隔物(INSP)的实现，基于锗含量实现SiGe的选择性刻蚀。

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, m4 i5 @+ |. K* N* n9 w4 q图6：详细示意图显示了3D堆叠CFET结构，分别用于nFET和pFET电气表征的独立配置。

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图7：完整3D堆叠CFET结构的示意图，显示同一晶圆上的nFET和pFET触点。

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性能和结果
$ \# y% b' n. RCFET器件的电气特性显示出优异的结果。nFET和pFET都展现出优秀的性能指标：
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图8：显示nFET和pFET器件存活率超过90%的图表，以及用于评估的存活标准。
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. X  L8 \$ Q7 f3 D/ B' T" u图9：Id-Vgs特性曲线，展示nFET和pFET器件优异的亚阈值摆幅性能。
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  F- m0 W$ Q3 I6 x9 [器件实现了nFET为75mV/dec和pFET为73mV/dec的亚阈值摆幅，漏极诱发势垒降低(DIBL)值分别为50mV/V和45mV/V。
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3 Q4 k. k, C7 d# K, C; ?, ~图10：Id-Vds特性曲线，显示两种晶体管类型的高开启状态性能。
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未来展望和挑战
& A) v' R+ I' u0 P0 v! N& ?8 UCFET技术虽然展现出优异性能，但仍面临一些挑战。堆叠的nFET和pFET之间的垂直局部连接和隔离集成仍然复杂。然而，48nm栅极间距器件的成功展示为未来发展奠定了基础。

' E& y* X( ^. U6 Z0 m9 B通过持续的开发和优化，CFET能够实现逻辑技术的进一步缩放，同时保持或改善器件性能。这些器件在48nm栅极间距上的成功展示为半导体技术的创新指明了方向。
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) C+ c/ X7 @9 t5 _4 k+ f5 d" M参考文献
[1] S. Liao et al., "Complementary Field-Effect Transistor (CFET) Demonstration at 48nm Gate Pitch for Future Logic Technology Scaling," in 2023 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2023, pp. 979-983.
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