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引言
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2 y) M0 v: [3 z, FChiplet架构通过在一个封装中集成多个硅芯片,显著提升了计算密度和效率,改变了现代计算系统的设计方式。由于Chiplet网络的异构特性以及片上和片外网络的紧密耦合,评估这类网络存在独特的挑战。本文介绍CNSim(Chiplet Network Simulator),专门设计用于评估大规模Chiplet网络的周期精确、数据包并行仿真器[1]。6 i. T* g: x) H9 ?/ q
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CNSim主要特性
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) g2 h, L, Z" \- ~) RCNSim具有三个核心功能:7 V* X9 _+ j5 Z$ [0 i( v
数据包中心架构:与传统的基于周期或离散事件的仿真器不同,CNSim采用新型的数据包中心架构,根据注入时间维护数据包队列。这种方法在保持周期精确性的同时实现了高效仿真。
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图1:数据包中心的CNSim架构概览,展示了关键状态值如何存储在数据包而不是网络中。+ J' B- t+ i* O
- D, X' v& S: {并行仿真支持:CNSim实现了基于原子操作的超线程机制,支持高效的数据包并行仿真,保持最小的不一致性。仿真器可以通过工作线程同时处理多个数据包。
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图2:数据包并行方案,展示了每个工作线程如何从队列中获取数据包进行顺序处理。
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异构路由器和链路建模:CNSim通过可配置的多宽度FIFO和虚拟流水线级,提供了统一的异构路由器和链路建模。, d8 A) n6 G1 U' X
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图3:异构路由器和链路的统一建模方法,展示了多宽度FIFO和虚拟流水线级的实现。
3 d- e) a+ D9 a, y* X" Y使用CNSim进行网络评估- C5 ?2 S% x/ U$ I, ~
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CNSim支持多种网络拓扑,包括2D网格/环形网络、蜻蜓网络和分层拓扑。' k$ J+ f* C5 N/ N
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" k: Z! ]3 V* Y图4:不同的异构链路Chiplet架构,展示了传统2D网格、基于Chiplet的2D网格拓扑和基于异构链路的2D环形拓扑。
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/ h0 m/ V4 [* B6 k, U# I在流量模式分析方面,CNSim可评估合成流量(均匀随机、位反转、位重排、位转置)、实际工作负载(PARSEC基准测试)以及集体通信(AllReduce模式)。
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& I. i9 P9 V/ j( ]4 \/ a性能指标包含平均数据包延迟、网络吞吐量、资源利用率和拥塞统计数据。" B1 p6 g! }$ \" i. |! _! A, R) S- q
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图5:在均匀流量模式下,不同网络配置的平均延迟与注入率关系的评估结果。: e, I3 {3 y) v/ n1 W% s9 x! m
应用实例1 l, |- n' F6 X, e8 i+ W/ N- ^
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案例研究1:异构链路网络$ ]! f# ^6 g& y
CNSim支持评估具有不同带宽和延迟的异构链路网络,包括片上链路(1 flit/周期带宽,1周期延迟)、低延迟并行链路(1 flit/周期带宽,2周期延迟)和高带宽串行链路(2 flits/周期带宽,4周期延迟)。
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, b; J8 w4 S m: I$ G. f2 J+ r图6:不同Chiplet网络配置在各种PARSEC工作负载下的性能比较。
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0 y# m3 s. L7 \+ M3 L案例研究2:大规模蜻蜓网络7 e. f. R: A/ G- P# K) l" n
CNSim可高效仿真从小规模(41组,1,312节点)到大规模(145组,18,560节点)的网络。6 ]6 z) ]. j9 W; u3 R+ p
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/ `1 J. g9 h6 f2 b图7:不同网络规模的全局性能比较,展示了平均延迟与注入率的关系。
/ P/ b! \* h1 f& F2 \; T! {CNSim使用最佳实践; v* Z: x9 o# q# r! E# Z
! F6 ?" J5 y; o4 J配置设置需要定义网络拓扑和规模、配置路由器和链路参数,以及设置流量模式和仿真时长。性能优化方面,应根据网络规模使用适当数量的并行线程,配置数据包发布宽度以平衡速度和精确度,并启用重复路由计算的缓存。结果分析包括收集延迟和吞吐量指标,分析资源利用情况,比较不同配置。* `4 O4 S* h6 `1 i! K! Z
总结+ K- A/ z; Q2 a: _: ~. H# u% ]2 r1 z8 P! d6 @
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CNSim为评估Chiplet网络提供了周期精确仿真、高效并行执行、异构组件支持和全面的分析能力。
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图8:在不同注入率下BookSim和CNSim的内存消耗比较,展示了CNSim的效率。
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通过独特的功能和能力,CNSim解决了现代Chiplet网络仿真中的关键挑战,同时保持了高性能和精确性。仿真器的开源特性使研究社区能够在此基础上进行扩展,推动网络创新。
& w5 E* A0 A7 \# K 参考文献/ Q, ^5 M$ M: t# H: }
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[1] Y. Feng, Y. Wei, D. Xiang, and K. Ma, "Evaluating Chiplet-based Large-Scale Interconnection Networks via Cycle-Accurate Packet-Parallel Simulation," in 2024 USENIX Annual Technical Conference (USENIX ATC '24), Santa Clara, CA, USA, July 10-12, 2024, pp. 731-747.' r- } l6 r# ^
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