IEDM2024 | 三维集成电路技术发展与集成挑战

逍遥设计自动化

引言
半导体行业通过创新的晶体管架构和三维集成方法，持续推进器件缩放和集成密度的提升。本文探讨晶体管技术的关键发展、互连线路演进，以及向三维集成电路(3DIC)的转变，同时分析热管理、机械应力和系统级优化等关键挑战。
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晶体管架构演进
从FinFET到环绕栅晶体管(GAA)的转变代表了器件架构的重大改变，推动因素来自器件缩放需求。GAA晶体管通过在所有侧面包围沟道的栅极结构，实现更好的静电控制。然而，从图4所示(第4页)，与三面栅极的FinFET架构相比，GAA在驱动能力方面的优势相对有限。归一化驱动强度与沟道宽度的关系图显示，GAA和FinFET/叉栅器件的性能几乎相同。
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图1：GAA和FinFET架构在不同沟道宽度下的驱动强度比较显示性能相近。
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转向GAA的主要动机来自于对沟道厚度变化的更好控制。如图6所示(第5页)，FinFET宽度由光刻/刻蚀工艺定义，1-sigma变化约为0.6纳米，限制了标称宽度无法低于约5.5纳米。相比之下，GAA沟道厚度由更精确的外延工艺控制，1-sigma变化小于0.2纳米。

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图2：FinFET和GAA在沟道尺寸控制方面的比较，显示GAA外延工艺具有更高精度。
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在这些尺寸下，量子效应变得越发显著。器件模拟表明，由于量子限制效应，当硅厚度低于4纳米时，晶体管阈值电压(Vt)对厚度变得高度敏感。超薄沟道中的带隙增宽导致Vt升高，同时表面粗糙度散射降低了载流子迁移率。这些基本物理限制实际上为器件尺寸设定了下限。

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% c3 w* b+ ?* N& p3 Z/ o5 b互连线路演进与缩放
金属互连线路缩放面临显著挑战，原因是较小尺寸下电阻率增加。如图19-20所示(第19-20页)，在先进工艺节点，窄线电阻显著增加，这种现象在铜和钴导线中尤为明显。虽然钼等替代材料显示出一些优势，但基本的电子散射效应限制了导电性的改善。

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图3：窄线电阻趋势显示不同导体材料在先进节点面临的电阻率挑战。

这些互连限制影响了实际金属节距的缩放。分析表明，M0节距缩放到20纳米以下带来的收益递减，原因是电阻损失。最小金属节距还必须适应GAA沟道宽度要求。这确定了4轨单元库的最终高度约为80纳米，在85%利用率下对应每平方毫米约5.3亿个晶体管。
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0 R0 t& Z4 ]- [; r三维集成和多芯片系统
为克服二维缩放限制，半导体行业快速采用各种三维集成方法。图31(第31页)展示了新兴的多芯片集成技术生态系统，包括：
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7 e% L0 |3 B2 f6 }1 Q2 L' d用于超高密度芯片间连接的混合键合
3D Chiplet堆叠
采用硅中介层的先进封装
, e% s* w% {$ B% T: ]- K( t4 |, ~多尺度互连优化
光接口集成
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. L6 S* `6 M8 O  q. X( @/ C图4：系统集成方法概述，显示多芯片堆叠和互连技术。
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通用Chiplet互连标准(UCIe)已成为芯片间接口的实际标准。图33(第33页)显示了UCIe协议栈，支持从原始数据传输到CXL等一致性接口的各种协议。
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4 W5 i: l' X& k2 m! K2 }" R7 c9 N" ?图5：UCIe协议栈图，展示从物理层到高层协议的支持接口。

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热力学和机械挑战
! k" [/ T' v( Z/ B( @三维集成带来显著的热管理挑战。如图40所示(第40页)，计算密集区域的局部发热可能产生严重的温度梯度。对多芯片人工智能系统的分析显示：
浮点运算单元热点温度达到116°C
CPU热集群温度达到105°C
- E1 K) N% L' Z堆叠芯片间的热耦合
对逻辑和存储器性能的影响
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图6：热分析显示计算芯片中的热点和温度分布。

3 v, J- d; f& D3 o0 m" [5 f" z- o# N界面材料的选择显著影响散热效果。热仿真显示，将传统有机填充材料(0.5 W/mK)替换为氮化铝(321 W/mK)等先进热界面材料，可将关键区域的峰值温度从132°C降低到96°C。
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机械应力是另一个关键挑战。如图46所示(第46页)，不同的芯片堆叠和封装配置会产生不同的应力分布，影响：
* z& L5 Y1 f8 F9 X5 @$ m8 U3 }封装和芯片翘曲
! w5 v* U4 k' ~' q2 U8 `+ q界面可靠性
! F9 [; i& x4 Q  ~" k- z! _通过应力诱导效应影响晶体管迁移率
5 N( C7 _" G, `: v- [) |; |整体系统良率

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图7：机械应力分析显示不同封装方法对翘曲和应力分布的影响。
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7 A1 W  a9 o1 l5 ?, c4 o! f& a5
系统级优化
8 r( c5 Y% J9 W* X; H+ f成功实现3DIC需要在多个领域进行协同优化。图37(第37页)展示了需要平衡的关键因素：
: K% A8 z! c9 {- ~; n: k" [/ h" k1 s功能需求
2 N7 A# w2 M* Y电气性能
$ p* N8 J7 S' `# G8 r3 T热管理
机械可靠性
7 N2 Z6 Y% O/ S) z$ {; ]9 \/ j成本优化
6 G1 G5 {) c: ]; i6 r3 {

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图8：系统技术协同优化框架显示各种设计因素的相互依赖关系。
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! x1 [3 @! l. z! z成本分析显示三维集成方法具有显著优势。如图56所示(第56页)，将单片系统芯片分解为优化的Chiplet可以：
  z7 \+ ~% O' E; t- E& Y通过改善良率和工艺优化降低总成本48%
降低碳足迹35%
实现不同功能选用不同工艺节点

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" S1 i2 F7 t" \图9：单片集成与分离式3D方法的成本和碳足迹比较。

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- H5 I6 y$ y" ]# s结论
半导体行业向三维集成的转变代表了系统架构的根本转变，驱动因素来自传统二维方法的缩放限制。虽然GAA晶体管和互连创新持续实现一定程度的器件缩放，但最显著的收益来自垂直集成和系统级优化。在这个领域取得成功需要认真考虑热、机械和系统级权衡，同时利用标准化接口和先进封装技术。在成本、性能和可持续性方面展示的优势确保三维集成将持续作为未来半导体发展的重点。
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参考文献
% H: ?5 S- Z7 g[1] V. Moroz, "3DIC STCO for AI Systems," presented at the IEDM 2024 Short Course on AI Systems and the Next Leap Forward, Short Course 2.4, 2024.
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