IEDM2024 | 台积电的新一代SoIC系统级芯片集成平台

逍遥设计自动化

引言
& M" p0 F2 @7 {! D在半导体技术持续发展的背景下，高性能计算(HPC)应用的需求正在快速增长。本文探讨台积电创新的新一代系统级芯片集成(SoIC)平台，通过先进的三维堆叠技术推进摩尔定律的发展[1]。
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! Y- y. n# y/ o$ g  ?( I  f: K. I& k  qSoIC架构及工艺流程
台积电新一代SoIC技术的基础在于独特的芯片堆叠方法。该技术通过SoIC键合将顶层芯片连接到下方的晶圆或芯片，两个芯片的器件面相对。这种配置实现了异构配对，可以将先进制程的计算芯片通过SoIC键合放置在包含存储器或外围电路的成熟制程底层芯片上。
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% j3 O$ t' ~9 ]9 Q6 o; L图1：台积电新一代SoIC技术的工艺流程图，展示了从SoC工艺到最终TSV显露的关键步骤。
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与前代技术相比，新一代SoIC技术在性能方面取得了显著提升：
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表I：性能对比显示SoIC键合密度(1.83倍)、功耗效率(1.07倍)和带宽/功耗比(1.96倍)均有明显提升。

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先进制造工艺与可靠性特征
# Z% E4 P; ]( C8 b0 [) V" T; f2 j制造工艺采用了精密的良率管理技术。通过细致的工艺优化，该技术在保持高良率的同时实现了键合密度的显著提升。

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图2：展示SoIC键合密度与菊链测试良率关系的图表，显示从早期阶段到当前基准的性能提升。
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3 L7 R% A8 e- `9 J$ z8 L+ Q连接可靠性已经通过大量测试得到验证。该技术在数十亿个连接中展现出优异的良率统计数据：

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图3：菊链连续性良率分布图，显示单片晶圆上7.6亿个SoIC键合连接的测试结果。

1 [8 n, f/ Q* [4 ^- v热管理方面的改进尤为显著：

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图4：柱状图显示热阻降低，通过新工艺使最高结温降低约50%。

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电气性能与集成能力
  d! B) {! r  `1 _0 C% S3 j平台的电气特性已通过多种测试方法得到全面验证。在SoIC堆叠前后，晶体管性能的稳定性得到确认：

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图5：详细比较图显示NMOS和PMOS器件的Isat-Vt和Isat-Ioff特性，证实SoIC堆叠前后性能保持一致。
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. M2 q2 ?0 B, ?该平台在高性能存储器集成方面表现出色：
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. z, l7 z9 n! @- l5 M" r图6：MBIST结果显示高电流(48.4MB)和高密度(50.0MB)配置的SRAM良率和最小工作电压(Vmin)。
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$ ^) G3 i( M: D带宽与能效成果
! H9 F1 N. h1 ?9 X: R该平台实现了出色的带宽密度性能，建立了新的行业标准：

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图7：带宽密度/能效与SoIC键合间距关系图，显示新一代技术达到>900 Tbps/mm2/pJ/bit。
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可靠性与保护机制
该平台包含了完善的ESD保护和可靠性特征：
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图8：ESD电流分布显示实施防ESD工艺后的性能改进。

$ g! |. v7 p  f3 w  C9 R+ H可靠性测试包括全面的封装级验证：
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表II：封装可靠性和应力迁移测试结果汇总，显示所有标准可靠性测试均通过。

电迁移特性已经过全面验证：
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图9：SoIC键合和背面金属化的电迁移测试结果，显示可靠性符合规格要求。
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' a% a; w$ S! P: f新一代SoIC技术在三维集成能力方面实现了重大进展，为HPC应用提供了优异性能。该平台在电气、热学和可靠性方面的全面验证确保了大规模生产的准备就绪，而其先进特性为半导体行业的芯片间集成设立了新标准。
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! x5 i  z- K2 U$ f" s8 E该技术与台积电先进封装解决方案的成功集成，以及与领先制程节点的兼容性，使其成为未来HPC创新的重要支持技术。随着半导体集成技术的不断发展，这一平台为下一代计算解决方案奠定了坚实基础。
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7 s' ?: y& O! |+ d& _参考文献
1 ~4 y; W2 n2 }! }) g; i6 V[1] Y.-M. Chen et al., "Next Generation TSMC-SoIC? Platform for Ultra-High Bandwidth HPC Application," in 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024.
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