作者：一博科技
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# @7 @: P, x `# q$ a: d9 b2 d上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：! M+ l$ I5 b4 i5 h& ~
0 u) d! S0 u( Q3 f6 ^& {图1 MAC与PHY框架
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6 o S* I; D |$ |# S6 [今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：( F* i# S* h0 u: f
只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；
6 k _ z7 ~2 F3 i$ u7 P40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；
}1 R3 n" _ Z* u+ a: j- ^1 a只有≥1Gbps以上的背板应用场景才会用到AN。
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1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：/ g' e* h$ M) f/ c
PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；
/ a7 X% N1 r' B- E& WPCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；" G4 ^& i) S2 o. F Y0 c+ }5 ]- C
FEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；
$ n! y4 V# ]5 ^: F. K0 DRS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；
3 Y/ C3 z4 ?; C- Q& @$ VPMA：Physical Medium Attachment，
0 u( s- s, Q4 b+ Y+ C3 ]( SPMD：Physical Medium Dependent，
. {* S/ _# d$ z- f- y6 x. l; p3 vAN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；/ b7 O2 K/ A/ g. ~/ G
2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；
& |& d4 M# ]! G, b2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；: d$ p( m0 a+ X: @8 m
3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：
( l, `4 `: ~# ?# O; J- G' V! C* mXLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；) W( c6 E" l8 L. F! C7 ?1 c
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；
! }$ H* O: c+ w! d+ b3 x( f4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。
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nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。
& Z; n# M% Q5 [" i6 W! L. e, |
7 d4 b+ y/ `8 q% x- V$ d! j0 \• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
8 C, k$ Z0 ^; W/ x• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；6 v7 Y9 @) M3 `- X. A
4 v+ ]: [6 F+ X* [+ {% k3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！
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9 p t, f, z; D e6 W a9 [1) PLS与PMA间的AUI接口 % w- c( x6 n: ~9 s1 g' y
; `# B! T" s' d s5 l
2) PCS与FEC间的XSBI接口
! o$ s9 R& L% U) a" Q对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。: {0 W# z# \# k
+ E! L t" p7 t% M9 @1 m# Z3) PMA与PMA间的XLAUI、 CAUI接口0 k0 O1 j, k& H( y# A0 Z2 ^
- 如果是用于chip to chip的场景，则对channel的要求如下所示：
7 E" s0 \9 Q' N5 e
; d# T7 L1 x$ E7 J0 f" t
' o3 W3 q# n8 U. u7 B3 N; b/ X5 B
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* r: M4 b/ C8 E: x. n/ U" H9 w: C0 s
如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示：6 F% o: [ }' T
$ `. p: [: I; I5 o2 x# K. K' t
1 \& z% G% @4 q- O/ \0 x( ?
; f: b& I6 i7 ~' v* r, I$ D7 ~. M
下面是对host插损的详细要求：
' p V5 w/ E$ X( y! H9 P2 E' A p: L8 D
0 ~, {2 H: h7 B+ D9 v
& b: R; E; K* O j- y- j- _
+ |3 }8 D2 O- b下面是对Module插损的详细要求： }9 R9 s4 l; {. R
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$ D1 B7 ^8 H$ W* G) }8 D - m7 m3 M8 g* V& v4 X
4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口2 w% B' }2 q: e0 K
下面是对host部分的详细要求：
$ H' S/ E- }- v* h. F- b; {. |/ Q/ V5 b; Q5 { r
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6 `# v% v1 f; @% i用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：6 p, x$ U$ G. M4 q( |
% m1 R: Y! u- `" {+ @ w# S% i* wPHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。
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