作者：一博科技: l5 m: @% Q |0 M6 J( z1 Z3 t8 B
/ ? q7 P0 F* [上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：
, V! n0 `2 ?% F- l. ~ 5 m) v, F* ~* l( ^+ r" q- D" t/ ]+ ^
图1 MAC与PHY框架
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今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：+ ^) {4 [& F, E8 e! P% v
只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；
0 w1 ^: {4 l- s% l40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；
# C! C+ I+ @, k. u6 w$ e只有≥1Gbps以上的背板应用场景才会用到AN。+ F- m7 O) l6 u0 v
4 _% v' l3 }- p6 I! @6 v7 ^ k
1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：
# v0 Z' z% I+ C. F9 Z7 \8 gPLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；( }& a. w' J" s! @/ R& }7 X* E
PCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；
" r, k! x) [3 ~. Y2 dFEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；, O7 P; T9 i7 |2 |
RS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；2 A- [* f1 w t( F5 ~
PMA：Physical Medium Attachment，* X5 @: L, w0 y% R
PMD：Physical Medium Dependent，
# y/ \$ }# m1 A5 \. Y m3 }AN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；) z3 g8 e5 c6 A0 g3 \! F
2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；/ L; b \& Y; P% m/ W- v
2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；$ W* X6 \% R/ P& \% Z& P
3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：; t& b( {$ R) I
XLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；$ ~& w9 Q" o5 ]4 g5 |; X
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；
; A$ c! m& p. `1 s4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。) H2 \/ w3 c' r9 g8 T" j
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nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。5 ?2 {/ x2 h; u) g' H/ p0 ]" k
M% a$ ]8 Z1 @' D( T• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
: [2 K; I( y& {• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；
! k4 i: H/ \: i/ ]+ \3 p8 t w( T" f4 ?9 }9 [
3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！4 M& b! D, Z% e0 W1 i
; V5 c+ S* o, J0 a% {8 ]# Q1) PLS与PMA间的AUI接口 0 A8 H! W" V% s$ Q B
' m9 W; e$ d9 W/ w2 G% P4 h/ [2) PCS与FEC间的XSBI接口
; a: K* ?7 E7 a5 n$ I$ }1 p对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。
4 m$ \& R6 T* y% R& P( v
1 n+ j' a9 c$ k8 H: a& i3) PMA与PMA间的XLAUI、 CAUI接口8 O& {# _- w/ m! \
- 如果是用于chip to chip的场景，则对channel的要求如下所示：
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: C* j1 M$ x2 Y! R) `) X8 Q0 [' }6 j5 F7 z7 Y
6 @0 l: K4 a* \9 z) p' Z. G; m1 ]* o9 H3 ~& H: c
, W- Q, E* \5 a1 ?: p( [如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示：! u% b1 P1 G1 a+ F3 x) [& w B
$ F- B0 d( N3 X+ d! o# t' t
" T: M- S, i$ A% W ~- U
* p' M, P9 M5 i% |
下面是对host插损的详细要求：; e0 P( ?. Z8 k6 w/ t6 X6 C
d1 Y: J( I2 s B5 P- W
: ^& ~- C# }% V5 [2 L& P1 e5 c: o. l5 r' R
: {- p% ?, N7 [2 N/ t7 j/ I下面是对Module插损的详细要求：( u# x, y: O8 M0 P# q
; w9 Y+ E% r( R$ U9 s) E
, Y( I7 N- o0 K
6 }+ K3 Z6 |* n4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口. |$ b9 o9 z e1 b) p4 a
下面是对host部分的详细要求：; V, U& |6 R, Q! n
. J! j# O8 ]( Q$ x+ l' D
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6 W& N1 o. }/ ?3 H1 h用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：
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1 x! m7 D7 b2 v) i' q6 QPHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。* o" g6 L4 g* Q$ Y( H8 a" I
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