作者:一博科技6 g- b- ]. ~: s5 E3 M- |" z9 r
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上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来,把它们放在一个框图下,如下图所示:
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. d& d1 D- x: B: b# J3 B图1 MAC与PHY框架
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今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块,功能模块的多少会因需要的不同而有所增减,比如:
, x/ h E. D2 m只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC;# n: A' U8 H* j
40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA;
4 [' O0 V6 K- d! z" G只有≥1Gbps以上的背板应用场景才会用到AN。; b% T+ b1 x- f$ w
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1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下,属于物理层,PHY由多个模块组成,各个功能模块的作用如下:! G9 y6 d8 g" g' v( S8 e
PLS:PhysicalSublayer Signaling,对MAC给的信息进行传递,只在1Mb/s、10Mb/s的应用场景才出现;1 y6 Q& E8 f5 C5 d( [" w8 d" K
PCS:Physical Coding Sublayer,对MAC给的信息进行编码,应用于≥100 Mb/s的应用场景,比如完成8B/10B、64B/66B、256B/257B编码;+ o4 `/ w) q1 D: @
FEC:Forward Error Correction,前向纠错,与10GBase-R、40GBase-R的PCS 搭配;. v6 v( N' u* ^0 E; ]
RS-FEC:Reed-Solomon前向纠错,比单纯的FEC纠错能力更强,与100GBase-R的PCS 搭配,采用256B/257B编码;( m. Q/ e/ G+ q# u4 C+ i2 _. ^# }
PMA:Physical Medium Attachment,3 E3 U* \! H2 b( O) o5 s$ Q4 M6 ]
PMD:Physical Medium Dependent,. K( h6 [1 S7 r' t
AN: Auto-Negotiation Function,自动协商,使背板两侧的Device能够互换信息以发挥出彼此最大的优势;$ F/ y/ l$ U4 N5 m. O
2. 模块间的接口定义1) PLS与PMA间的接口,称之为AUI(Attachment Unit Interface);# z, Q0 r7 H( c* S
2) PCS与FEC间的接口,称之为XSBI:10Gigabit Sixteen Bit Interface;) B3 J4 F; N' I Z L3 `
3) PMA与PMA间的接口,可以是chip to chip,也可以是chip to module,有两种:7 O/ z7 C' x9 i0 D. o
XLAUI:40 Gigabit Attachment Unit Interface,4条lane,每条lane的数率是10.3125Gbps;; ?$ p E; X: t3 `$ e4 Y) A
CAUI:100 Gigabit Attachment Unit Interface,10条lane,每条lane的数率是10.31250Gbps;% C; ?& t- F1 [- ~
4) PMA与PMD间的接口,称之为nPPI(Parallel Physcial Interface)。
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: H; m8 C$ f" l. W1 GnPPI特定出现在PMD所接的媒介是光纤的情况下,比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块,nPPI就必然是一种chip to module间的接口,这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。* s4 D) v2 r% Q2 |' f6 m1 L
( c' B% P& O, [$ t; e6 I• XLPPI:40 Gigabit Parallel Physcial Interface,4条lane,每条lane的数率是10.3125Gbps;# T& ?# G$ _+ E
• CPPI:100Gigabit Parallel Physcial Interface,10条lane,每条lane的数率是10.3125Gbps;
( Z% V$ B+ u( ?% s1 m; @8 `
7 Y5 E" Q" v, V) D9 j3. 接口协议对通道的要求我们了解了这么多PHY内部的接口,对于很多人,最关心的还是产品设计该怎么做?不同接口的通道(channel)衰减多少能满足要求?下面就用简单粗暴地方式来一一列举,都是干货啊!开始划重点了!
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7 U' V& Y, \1 {9 E+ ]( \ ~5 [/ E1) PLS与PMA间的AUI接口 7 U" B6 L" m+ _( L4 i
$ G* H; Z* [7 S9 E6 P6 ~2) PCS与FEC间的XSBI接口6 F) V ~) d6 @5 g5 K$ p
对通道没有给出无源的要求,但对接收端的信号质量和时序有要求,测试工程师应该喜欢这张标准定义方式。
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+ t/ T0 y0 R2 G; H& z3) PMA与PMA间的XLAUI、 CAUI接口
. }, Q/ X. _; G$ O S2 U- 如果是用于chip to chip的场景,则对channel的要求如下所示:
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& A# d& s8 A5 n I% H# x$ f4 b! q+ A" ]* Z. A5 S* r
" F% w4 H+ p. R3 a如果是用于chip to module的场景,则channel分为host、connector、module三部分,如下图所示:
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; K- {$ w1 U! S) M6 s' p8 _
" b% R, H }/ W+ w下面是对host插损的详细要求:; u4 N& R" Z/ t4 [+ k0 l
0 \+ `% p9 Y" O& v V# w0 D6 R
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下面是对Module插损的详细要求:
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9 x, _0 ]5 h5 {$ l3 P' ]" r. h 2 v: o" M3 H7 G. ?" X
4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口
9 D d1 U [ n5 ]/ j& t下面是对host部分的详细要求:2 I9 ?" |* E! @% j- z( e" ^% c
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' j4 o" B0 V* M& `/ r用插损、回损的表达方式对通道做要求,一部分工程师对于此感觉依然是云里雾里,看着这些所谓的dB完全不理解,那么下面还一种更为大家熟悉的方式:眼图,这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示:2 H: P! [, n! \$ N) X
9 H# b8 }1 A) G; ]+ H6 v+ sPHY子层内部接口今天就介绍到此,下周我们开始讲讲两个PHY之间的传输协议,通过背板、光纤传输的10G、25G信号有什么要求,比如10GBase-KR、100GBase-KR4等协议。6 r0 W* g% ?, m- U
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