作者：一博科技3 {' s+ I1 m' t+ N( w$ R$ B
1 e2 N- u7 p: m, z. t& W上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：: ^# ^4 i3 e5 r& o: V- ~& \
+ D6 L) F. j, _) n. u& y, Q图1 MAC与PHY框架
0 M: H- E) c p! `& n" \3 N) B0 t% e2 [8 K: K3 K9 b5 ?
今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：
* l1 q4 m7 T8 [( r只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；& E. _8 d& G3 E9 z' r% T
40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；2 d# Q. o2 V( i5 @; G* X
只有≥1Gbps以上的背板应用场景才会用到AN。
0 ~1 n2 S5 Z5 Z( u% t Z , p7 X7 [- @0 v) N" \) R
1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：
# M8 ~0 ], U7 ?- v8 G6 `PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；" W) }& x+ Y; O+ T, L
PCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；$ U" k+ ~' F2 X' k1 u8 L& {* d
FEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；+ Z' m; \$ X0 I) U& }$ ~" V( V
RS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；3 A# R; r4 w3 U& ^# A# {' \( Q
PMA：Physical Medium Attachment，
: }5 \: d4 ^2 L/ M- t4 HPMD：Physical Medium Dependent，9 x! P' b1 U/ F- u1 u7 i! W3 }: Z- }* [
AN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；
( I \/ T) x- p% T9 z' R2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；4 F; P, W( f) H( z* F
2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；% ] M3 q5 a/ ^4 g( W1 R) {
3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：7 u% _: H8 n$ o$ v) x1 @9 I3 @$ S3 U
XLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；1 J8 O: I( r+ h. }) D
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；' @( t/ V2 S5 t. H- p
4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。5 o( _. K6 R; c9 @% g
. G1 t8 ^' H' v/ V( h, v3 ?& X
nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。
7 R- p5 p$ e, I% x
' z/ F$ O5 O5 ~& c5 Z( z) O• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；% F: J+ k8 V7 u* p
• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；
/ X$ {" ^( c1 j4 `1 i, P, r" E9 _2 ?! I
3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！8 e7 X" q6 _& k2 B2 h6 @
- W+ s( x1 N; S2 R0 X/ A1) PLS与PMA间的AUI接口
! I, t- U! K! o* q/ i, {
5 Z n5 y: I, M6 z# t8 H3 M3 [2) PCS与FEC间的XSBI接口
& r% C/ r; @! H) I+ w对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。9 ^6 @" r2 K, Q1 E5 b+ V2 J7 J
9 |3 k2 S- V- f0 q4 g
3) PMA与PMA间的XLAUI、 CAUI接口' b7 Y9 _, B8 |9 U2 E
- 如果是用于chip to chip的场景，则对channel的要求如下所示：
7 z* z2 L |0 t1 ^- p- U
3 ^ \& J, ^7 h# y0 ]
# g8 S/ q' w2 V
( g1 @! L0 P u @3 r b0 g+ L
1 A( Y J: L | x9 [4 V7 M
1 b" `. }% P7 |如果是用于chip to module的场景，则channel分为host、connector、module三部分，如下图所示：/ D) d' l5 x& ^( b
6 \3 i9 ]6 K/ n3 O) V% R
9 C6 q/ t& R. d( C
, {4 {+ D7 X/ }+ \- C下面是对host插损的详细要求：
% T9 e; h3 N! W# q
) V. X8 q/ X6 f& T2 Y0 E( Q2 C) _6 M% U* R
! Z6 T) Y; C& R
2 w( v' B) z: h- [
下面是对Module插损的详细要求：
* [6 O& K+ K* F: g! t- h8 k { [; u
& ]2 I' f9 m; ]5 J- l
' X3 s1 Y# d+ Q& h" q- O' Z
5 ?3 ]% X- P9 A% ]7 V4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口5 T8 u' a r+ N: w5 p4 f
下面是对host部分的详细要求：+ X4 x4 p$ e+ h# S
. p5 o1 f, P* U3 {' k2 l* Y- j. W4 i$ \1 K' `
% H1 y: v/ U0 [用插损、回损的表达方式对通道做要求，一部分工程师对于此感觉依然是云里雾里，看着这些所谓的dB完全不理解，那么下面还一种更为大家熟悉的方式：眼图，这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示：; N+ Q$ x2 w+ }- s2 `% l
8 F+ Y5 y" p- t; v @PHY子层内部接口今天就介绍到此，下周我们开始讲讲两个PHY之间的传输协议，通过背板、光纤传输的10G、25G信号有什么要求，比如10GBase-KR、100GBase-KR4等协议。
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